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Oberseminar Eingebettete Hardware-/Software-Systeme

Kontakt

Leitung

Prof. Dr.-Ing. Wolfgang Nebel

Wissenschaftliche Mitarbeiter

M.Sc. Henning Schlender

M.Sc. Ralf Stemmer

Sekretariat

Yvonne Ackermann

Escherweg 2
26121 Oldenburg 

Tel.: +49 441 9722-283

Fax: +49 441 9722-282

Oberseminar Eingebettete Hardware-/Software-Systeme

Im Oberseminar finden Vorträge zu aktuellen Forschungsarbeiten statt. Bei den Forschungsarbeiten kann es sich um Bachelor- oder Masterarbeiten oder angestrebte Promotionen handeln.

Das Oberseminar der Abteilung Eingebettete Hardware-/Software-Systeme findet dienstags ab 14:15 Uhr im Raum F02 (wenn nicht anders angegeben) statt. Der hier zu findende Terminplan wird stetig aktualisiert. Wenn an einem Tag kein Vortrag geplant ist, findet das Oberseminar nicht statt.

Aktueller Terminplan

(Vergangene Termine finden Sie im Terminarchiv.)

15.01.2019

Titel:
Entwicklung eines Verfahrens zur Integration einer Messinfrastruktur in verteilten, eingebetteten Systemen

Abstract:
Im Rahmen dieser Bachelorarbeit soll eine Methode zur Ableitung und Generierung einer Messinfrastruktur in einem verteilten System entwickelt werden. Ausgehend von einer modellbasierten Beschreibung der Zeitanforderungen sowie der Beschreibung der verteilten Systemarchitektur soll eine
Messinfrastruktur instanziiert werden, die eine Beobachtung der relevanten Ereignisse auf den jeweiligen Systemen durchführt und die Ereignisse für die Überprüfung zur Laufzeit auf einem System zur Online-Überwachung aggregiert.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Jokum Hermenau

Raum/Zeit:
F02 (OFFIS) / 14:15

22.01.2019

Termin entfällt

29.01.2019

Titel:
Exploration von Online-Update Strategien für eingebettete Mikroprozessorsysteme

Abstract:
Im Rahmen dieser Arbeit sollen technische Möglichkeiten zur Realisierung von Online-Update Strategien für eingebettete Mikroprozessorsysteme exploriert und experimentell evaluiert werden. Den technischen Rahmen dieser Arbeit definiert dabei das Xilinx Zynq-7000 System-on-Chip, welches aus einem ARM-Cortex A9 Dual-Core-Prozessor und einem frei programmieren FPGA besteht. In dem freiprogrammierbaren FPGA soll ein Mikroprozessorsystem entstehen, welches aus dem ARM-System heraus programmiert und im laufenden Betrieb aktualisiert werden kann.

Typ:
Zwischenvortrag Masterarbeit (deutschsprachig)

Vortragende:
Patrick Uven

Raum/Zeit:
F02 (OFFIS) / 14:00

05.02.2019

Achtung: Raum hat sich geändert

Titel:
Zeitmessungs- und Kontrollblöcke für echtzeitkritische Bare-Metal C++ Applikationen

Abstract:
Im Rahmen der Arbeit soll C++ durch eine Bibliothek um ein Konzept für „Zeitmessungs- & Kontrollblöcke“ erweitert werden. Dabei können vom Softwareentwickler Blockannotationen im Quellcode durchgeführt werden, welche die erlaubte Zeitdauer des in diesem Block enthaltenen Codes spezifizieren und zur Laufzeit überprüfen. Zusätzlich soll es noch eine weitere Blockannotation geben, welche die Ausführungsdauer des enthaltenen Codes vorgibt. Diese Ausführungsdauer soll dabei selbstverständlich größer sein als die maximal benötigte Ausführungszeit für diesen Block (sichere obere Zeitschranke). Der Softwareentwickler soll dabei spezifizieren können, ob die angegebene Dauer exakt einzuhalten ist (und bis zum Ablauf der vorgegeben Zeit gewartet werden soll), oder ob die verbleibende Zeit an den direkt nachfolgenden Block (falls es einen gibt) weitergegeben werden kann.
Bei Auftritt einer Zeitverletzung soll eine vom Softwareentwickler frei definierbare Fehlerbehandlung durchgeführt werden können. Diese kann auch in Form einer Hardware Exception und anschließender Interrupt-Behandlung realisiert werden.

Typ:
Abschlussvortrag Masterarbeit (deutschsprachig)

Vortragende:
Friederike Bruns

Raum/Zeit:
I6-F01 (OFFIS) / 14:00

12.02.2019

Achtung: Raum hat sich geändert

Titel:
Vergleich zwischen dem PULPino RISCY und dem Xilinx MicroBlaze Prozessor

Abstract:
Seit einigen Jahren dominieren kommerzielle Prozessoren den Markt für eingebettete Systeme. Hier sind insbesondere ARM, Atmel-AVR und andere RISC basierte kommerzielle Prozessorfamilien zu nennen. Mit der freien Verfügbarkeit einer Reihe unterschiedlicher RISC-V Instruktionssatz Implementierungen ist erstmals eine in Bezug auf kommerzielle Prozessoren für eingebettete Systeme vergleichbar performante Prozessorarchitektur frei verfügbar. Hier sei insbesondere das PULP-Projekt zu nennen, welches sich zum Ziel gesetzt hat unterschiedlich komplexe RISC-V Implementierungen anzubieten. Diese bestehen aus unterschiedlich komplexen Datenpfaden und internen parallelen Verarbeitungseinheiten (z.B. die Prozessorpipeline).
Die Prozessormodelle des PULP-Projektes können entweder zu Testzwecken oder auch zur Realisierung von Kleinserien oder zum Testen in einem FPGA realisiert werden. Im Rahmen dieser Arbeit soll ein Vergleich zwischen einem Prozessor des PULP-Projekts und einem Xilinx MicroBlaze Soft-Core Prozessor durchgeführt werden. Diese Arbeit soll zunächst aufgrund der Spezifikation eines Xilinx MicroBlaze Prozessors (laut Datenblatt) eine vergleichbare Prozessorvariante des PULP-Projekts auswählen. Nach dieser zu begründenden Auswahl erfolgt die Implementierung und der Vergleich beider Prozessorsysteme für das gleiche FPGA. Vergleichen werden sollen der Flächenverbrauch, die maximal erreichbare Taktfrequenz, sowie die Prozessorleitung bei der Ausführung von Softwarebenchmarks.

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Daniel Ott

Raum/Zeit:
I6 F01 (OFFIS) / 14:00

Webmaksdsteexxspr (henningrab.schw8d/lep1nder@uorkcktl.dejg) (Stand: 09.01.2019)