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Oberseminar Eingebettete Hardware-/Software-Systeme

Kontakt

Leitung

Prof. Dr.-Ing. Wolfgang Nebel

Wissenschaftliche Mitarbeiter

M.Sc. Henning Schlender

M.Sc. Ralf Stemmer

Sekretariat

Yvonne Ackermann

Escherweg 2
26121 Oldenburg 

Tel.: +49 441 9722-283

Fax: +49 441 9722-282

Oberseminar Eingebettete Hardware-/Software-Systeme

Im Oberseminar finden Vorträge zu aktuellen Forschungsarbeiten statt. Bei den Forschungsarbeiten kann es sich um Bachelor- oder Masterarbeiten oder angestrebte Promotionen handeln.

Das Oberseminar der Abteilung Eingebettete Hardware-/Software-Systeme findet dienstags ab 14:15 Uhr im Raum F02 (wenn nicht anders angegeben) statt. Der hier zu findende Terminplan wird stetig aktualisiert. Wenn an einem Tag kein Vortrag geplant ist, findet das Oberseminar nicht statt.

Aktueller Terminplan

(Vergangene Termine finden Sie im Terminarchiv.)

30.10.2018

Vortrag 1:
FPGA-Beschleunigung eines Machine-Learning Klassifikators zur Objekterkennung auf einem Multi-Rotor-Avionik-System

Abstract:
Das Multi-Rotor-System des OFFIS soll um eine Objekterkennung und Klassifikation mittels Maschinellem Lernen erweitert werden. Dazu werden vorhandene Implementierungen von einigen ausgewählten Algorithmen des Maschinellen Lernens auf FPGAs beschleunigt. Dabei wird ein Verifikationsflow entworfen und evaluiert, der durch die Implementierungsschritte (auf verschiedenen Abstraktionsebenen) hinweg den Algorithmus verifiziert. Schließlich sollen die ML-Algorithmen in das bestehende Multi-Rotor System integriert werden.

Vortragender:
Jan Cordes

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Raum/Zeit:
F02 (OFFIS) / 14:00

 

 

Vortrag 2:
Implementierung und Bewertung einer Time-Triggered MPSoC Architektur in einem FPGA

Abstract:
Zur Umsetzung von hoch-deterministischen, sicherheitskritischen eingebetteten Systemen hat es sich in anderen Bereichen bewährt, das Time-Triggered Model of Computation einzusetzen. Dieses Berechnungsmodell gibt exakte Zeitpunkte vor, an denen die Prozessoren ihre zugewiesenen Aufgaben berechnen. Zusätzlich werden allen Nachrichten, welche die Prozessoren untereinander austauschen, ein strikt definierter Sende- bzw. Empfangszeitpunkt zugeordnet. Aus diesen Zeiten setzt sich das statische Scheduling zusammen, welches in der Designphase des Systems bestimmt wird. Mit Hilfe eines solchen Berechnungsmodells ist es also möglich, ein hochdeterministisches System zu entwickeln. Im Rahmen dieser Bachelorarbeit soll eine solche Hardwarearchitektur implementiert werden. Hierbei soll die Kommunikation zwischen den Tiles und der Taskausführungsablauf nach einem deterministischen Zeitplan implementiert werden. Die Evaluation umfasst die Untersuchung einiger im Rahmen der Arbeit entwickelten Implementierungen auf das korrekte „Time Triggered“ Verhalten auf dem FPGA.

Vortragende:
Jan-Hendrik Bruns

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Raum/Zeit:
F02 (OFFIS) / Im Anschluss an Vortrag 1

01.11.2018

Titel:
Ausführungszeit und Power-Analyse von Scenario-aware Synchronous Dataflow Graphs auf FPGA basierten MPSoCs

Abstract:
Durch die immer weiter steigenden Anforderungen von Applikationen auf die System-Architektur steigt auch die benötigte energetische Leistung. Um die Nachteile der benötigten Leistung zu entkommen, werden Powermanager für das Managen von Ressources benutzt. In dieser Arbeit wird für ein Beispiel untersucht, ob das Model of Computation: "Finite State Machine - Scenario Aware Dataflow" für die Modellierung des Powermanagers geeignet ist.

Typ:
Abschlussvortrag Masterarbeit (deutschsprachig)

Vortragende:
Oliver Klemp

Raum/Zeit:
F02 (OFFIS) / 14:15

18.12.2018

Termin entfällt

Webmaster (Stand: 21.09.2018)