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Prof. Dr.-Ing. Wolfgang Nebel

Wissenschaftliche Mitarbeiter

M.Sc. Henning Schlender

M.Sc. Ralf Stemmer

M.Sc. Friederike Bruns

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Yvonne Ackermann

Escherweg 2
26121 Oldenburg 

Tel.: +49 441 9722-283

Fax: +49 441 9722-282


Terminarchiv

An dieser Stelle sind vergangene Vorträge (seit dem 01.08.2009) aufgeführt.

 

25.08.2009

Zwischenvortrag der Bachelorarbeit von:
Philipp Ittershagen (Betreuer: Philipp A. Hartmann)

Titel der Arbeit:
Entwurf eines generischen Treiber-Frameworks fur Linux zur Hardware/Software-Kommunikation mittels OSSS-RMI

Zusammenfassung:
Während die Synthese einzelner Hardware-Blöcke, ebenso wie die Übersetzung reiner Software-Subsysteme bereits in fortgeschrittenem Maße automatisch möglich ist, ist die Realisierung der applikations-spezifischen Hardware/Software-Schnittstellen in der Regel nicht ohne manuelle Schritte möglich. Da in OSSS die Kommunikation mit Shared Objects dem sogenannten OSSS Remote Method Invocation-Verfahren (RMI) folgt, ist jedoch eine generische Implementation dieser Schnittstellen möglich, sofern konkrete Informationen über die Zielarchitektur vorliegen.
Ziel der Arbeit ist daher der Entwurf eines generischen Treiber-Frameworks basierend auf dem Linux-Betriebssystem, welches die Schnittstelle zwischen benutzerdefinierten Methoden-Interfaces und der synthetisierten Hardware realisiert. Besonderer Augenmerk liegt dabei auf der Trennung von Eigenschaften der Plattform (Prozessor-Typ, Endianness, Alignment), Artefakten des Betriebssystems (Synchronisationsprimitive, Hardware-Abstraktion, Speichermapping) von dem eigentlichen Applikationscode, welcher nach Möglichkeit unverändert bleiben sollte.

Raum:
F02 (OFFIS)

08.09.2009

Abschlussvortrag des individuellen Projekts von:
Björn Groenewold (Betreuer: Christian Stehno)

Titel der Arbeit:
Ein Threadeditor für die Konfiguration von Satelliten-Steuerungen

Zusammenfassung:
Das Deutsche Zentrum für Luft- Raumfahrt ist als Forschungszentrum der Bundesrepublik Deutschland u.a. in der Weltraumforschung aktiv. Im Rahmen dieser Forschung soll im Jahr 2010 der Satellit TET in den Orbit geschossen werden.
Da Satelliten im Allgemeinen die Erde umkreisen, besteht kein ständiger Kontakt zur Bodenstation. Eine Steuerung in Echtzeit ist nicht möglich. Daher müssen auf dem Prozessor des Satelliten ständig Threads ausgeführt werden, die einen reibungslosen Flug des Satelliten ermöglichen.
Threads dürfen jedoch unter Umständen nicht parallel oder in einer bestimmten Reihenfolge abgearbeitet werden, weshalb vor Inbetriebnahme des Satelliten Startzeit, Dauer und Reihenfolge der Threads per Hand festgelegt werden müssen.
Ziel dieses individuellen Projekts ist eine Software, die eine komfortable Erstellung der Thread-Abläufe ermöglicht. Der Benutzer soll zunächst die Thread-Vorgaben wie Name, Dauer und Ablaufperiode aus einer C++ Datei importieren. Die Threads positioniert er dann auf einem Zeitstrahl, in dem er z.B. beliebig zoomen oder entlang der Zeit scrollen kann. Eine Plausibilitätskontrolle überwacht die Einhaltung von Randbedingungen für die Threadausführung, im aktuellen Projekt die exklusive Nutzung des Prozessors je Thread. Schließlich kann der Thread-Ablauf in Form von C-Klassen exportiert und in die Software des Satelliten integriert werden.

Raum:
F02 (OFFIS)

15.09.2009

Zwischenvortrag des individuellen Projekts von:
Lars Kosmann (Betreuer: Axel Reimer)

Titel der Arbeit:
Entwurf eines Verfahrens zum Finden von Transitionen mit hoher dynamischer Verlustleistung für RT-Komponenten auf FPGAs

Zusammenfassung:
Die Verlustleistung, insbesondere die daraus resultierende Wärmeentwicklung, gerät immer mehr in den Fokus bei der Entwicklung eines FPGA-Designs. Hierbei spielt jedoch nicht nur die zu erwartende durchschnittliche Verlustleistung sondern auch der sogenannte „Worst-Case“ eine Rolle.
In dieser Arbeit soll ein erster Schritt zur „Worst-Case“ Verlustleistungsabschätzung gemacht werden, indem ein Verfahren entwickelt wird, welches für eine gegebene VHDL-Beschreibung einer RT-Komponente (Addierer, Multiplizierer, …) eine Eingangstransition mit einer hohen (im besten Fall der höchsten) dynamischen Verlustleistung findet. Hierzu soll zunächst eine RT-Komponente ausgewählt werden, die in einer niedrigen Bitbreite für jede mögliche Transition auf die entstehende dynamische Verlustleistung untersucht wird. Aus den Ergebnissen dieser Untersuchung soll eine Strategie abgeleitet werden, die (ohne eine erschöpfende Suche) in annehmbarer Zeit mittels gezielter Simulationen und Verlustleistungsabschätzungen Transitionen findet, welche eine hohe dynamische Verlustleistung aufweisen. Das Verfahren soll danach auf dieselbe RT-Komponente höherer Bitbreiten angewendet werden. Schließlich soll evaluiert werden, inwiefern sich das Verfahren auch für andere RT-Komponenten eignet.

Raum:
F02 (OFFIS)

06.10.2009

Abschlussvortrag der Bachelorarbeit von:
Philipp Ittershagen (Betreuer: Philipp A. Hartmann)

Titel der Arbeit:
Entwurf eines generischen Treiber-Frameworks fur Linux zur Hardware/Software-Kommunikation mittels OSSS-RMI

Zusammenfassung:
Während die Synthese einzelner Hardware-Blöcke, ebenso wie die Übersetzung reiner Software-Subsysteme bereits in fortgeschrittenem Maße automatisch m öglich ist, ist die Realisierung der applikations-spezifischen Hardware/Software-Schnittstellen in der Regel nicht ohne manuelle Schritte möglich. Da in OSSS die Kommunikation mit Shared Objects dem sogenannten OSSS Remote Method Invocation-Verfahren (RMI) folgt, ist jedoch eine generische Implementation dieser Schnittstellen möglich, sofern konkrete Informationen über die Zielarchitektur vorliegen.
Ziel der Arbeit ist daher der Entwurf eines generischen Treiber-Frameworks basierend auf dem Linux-Betriebssystem, welches die Schnittstelle zwischen benutzerdefinierten Methoden-Interfaces und der synthetisierten Hardware realisiert. Besonderer Augenmerk liegt dabei auf der Trennung von Eigenschaften der Plattform (Prozessor-Typ, Endianness, Alignment), Artefakten des Betriebssystems (Synchronisationsprimitive, Hardware-Abstraktion, Speichermapping) von dem eigentlichen Applikationscode, welcher nach Möglichkeit unverändert bleiben sollte.

Raum:
F02 (OFFIS) 

20.10.2009

Abschlussvortrag der EHS-Projektgruppe
Betreuer: Andreas Herrholz, Christian Stehno, Henning Kleen, Ralph Görgen

Titel der Projektgruppe:
Micro Urban Challenge

Zusammenfassung:
Es soll in Teamarbeit ein autonomes Modellfahrzeug entwickelt werden, dass mithilfe von Kameras und weiteren Sensoren selbstständig in einem vereinfachten Modellstraßensystem navigiert und sich den Verkehrsregeln entsprechend verhält.

Ziel ist zunächst die Erstellung eines virtuellen Prototyps, bei dem sämtliche Funktionen des Fahrzeugs modelliert und in einer 3D-Umgebung verifiziert werden. Anschließend sollen die Funktionen auf einer realen Plattform implementiert und getestet werden. In beiden Fällen muss das Fahrzeug der Straße folgen können, an Kreuzungen anhalten, Hindernisse erkennen und ausweichen sowie Verkehrsschilder erkennen und sich den Verkehrsregeln entsprechend verhalten.

Raum:
F02 (OFFIS)

03.11.2009

Abschlussvortrag des individuellen Projekts von:
Jens Heyen (Betreuer: Axel Reimer)

Titel der Arbeit:
Evaluation der Genauigkeit simulationsbasierter Verlustleistungsabschätzungswerkzeuge in Bezug auf die Chip-Temperatur für Xilinx-FPGAs

Zusammenfassung:
Die Verlustleistung, insbesondere die daraus resultierende Wärmeentwicklung, gerät immer mehr in den Fokus bei der Entwicklung eines FPGA-Designs. Aus diesem Grunde bieten Hersteller von FPGAs Software-Werkzeuge an, um die Verlustleistung und Wärmeentwicklung abzuschätzen. Diese Werkzeuge lassen sich in die Kategorien „Early Power Estimator“ und „Power-Simulator“ unterteilen. Bei ersteren gibt der Benutzer einige grundlegende Daten zu seinem geplanten Design an, um eine frühzeitige (und vermutlich ungenaue) Abschätzung zu erhalten. Bei den Power-Simulatoren wird eine komplette Synthese inklusive Simulation durchgeführt und aus den gewonnenen Daten die Verlustleistung und Temperatur abgeschätzt.
In diesem Individuellen Projekt soll die Genauigkeit beider Abschätzungsmethoden im Hinblick auf die Temperatur evaluiert werden. Dabei soll ein Virtex-5 FPGA mit Temperatursensor als Referenz dienen. Um die Genauigkeit der Abschätzung zu bestimmen, muss der Testaufbau in der Simulation nachgebildet werden (Umgebungstemperatur, Wärmeleitung des Boards, …) und verschiedene Designs mit unterschiedlichen Eingangsdaten evaluiert werden.

Raum:
F02 (OFFIS)

24.11.2009

Zwischenvortrag der Diplomarbeit von:
Andreas Schäfer (Betreuer: Kai Hylla)

Titel der Arbeit:
Hardware-Basisblockidentifikation und -klassifikation in RT-Datenpfaden und dazugehörigem Kontroller zur Anhebung des Abstraktionslevels

Zusammenfassung:
Die Abschätzungen der Verlustleitung integrierter ASIC-Schaltungen unterliegen einem klassischen Trade-Off zwischen der Genauigkeit und der Geschwindigkeit. In Abhängigkeit vom gewählten Abstraktionslevel des Designs können dabei ganz unterschiedliche Ergebnisse erzielt werden. Die Abschätzungen auf der Systemebene sind in der Regel sehr schnell, sie geben aber kaum verlässliche Auskünfte zur tatsächlichen Ausführungszeit sowie der resultierenden Verlustleitung einzelnen Hardwareoperationen. Die Simulationen auf der RT- sowie Elektrischen Ebene sind im Gegenteil dazu sehr präzise, erfordern aber bereits bei vergleichsweise einfachen Designs eine häufig um Vielfaches größere Berechnungsdauer als die die tatsächliche Ausführungsdauer in Hardware.

PowerOpt™ ist ein funktionsreiches Werkzeug zur Synthetesierung einer softwarebasierten Systembeschreibung in Hardware. Es bietet dem Anwender die Möglichkeit das resultierende System anhand der entstehenden Verlustleistung sowie anderer, explizit vorgegebenen Kriterien zu optimieren. Eine wichtige Voraussetzung für ein optimales System ist die Verwendung der applikationstypischen Stimuli-Daten. Dies wird bei PowerOpt™ durch eine Testbench vorgegeben.

Die Zielsetzung dieser Arbeit liegt in der Entwicklung eines Verfahrens zur Anhebung des Abstraktionslevels von RT- zur Verhaltensebene hin bei der Berechnung der Verlustleistung des von PowerOpt™ synthetisierten Designs. Die Grundidee liegt in der Zusammenfassung mehrerer, im Datenpfad gleichzeitig aktiver RT-Komponenten zu einem größeren Ganzen, dem sogenannten Hardwarebasisblock (HBB). Durch Annotation der Verlustleistungsinformationen an ein HBB kann die Berechnung der Verlustleistung in späteren Verlauf beschleunigt werden. Dadurch wird es möglich, unter Verwendung verschiedener Stimuli-Daten, Trendvorhersagen für die Entwicklung der Verlustleistung für das Design zu treffen. Zu den primären Aufgaben der Arbeit gehören die Identifizierung sowie die Klassifizierung der HBB’s anhand deren Verlustleistung im Datenpfad.

Raum:
F02 (OFFIS) 


Abschlussvortrag des individuellen Projekts von:
Lars Kosmann (Betreuer: Axel Reimer)

Titel der Arbeit:
Entwurf eines Verfahrens zum Finden von Transitionen mit hoher dynamischer Verlustleistung für RT-Komponenten auf FPGAs

Zusammenfassung:
Die Verlustleistung, insbesondere die daraus resultierende Wärmeentwicklung, gerät immer mehr in den Fokus bei der Entwicklung eines FPGA-Designs. Hierbei spielt jedoch nicht nur die zu erwartende durchschnittliche Verlustleistung sondern auch der sogenannte „Worst-Case“ eine Rolle.
In dieser Arbeit soll ein erster Schritt zur „Worst-Case“ Verlustleistungsabschätzung gemacht werden, indem ein Verfahren entwickelt wird, welches für eine gegebene VHDL-Beschreibung einer RT-Komponente (Addierer, Multiplizierer, …) eine Eingangstransition mit einer hohen (im besten Fall der höchsten) dynamischen Verlustleistung findet. Hierzu soll zunächst eine RT-Komponente ausgewählt werden, die in einer niedrigen Bitbreite für jede mögliche Transition auf die entstehende dynamische Verlustleistung untersucht wird. Aus den Ergebnissen dieser Untersuchung soll eine Strategie abgeleitet werden, die (ohne eine erschöpfende Suche) in annehmbarer Zeit mittels gezielter Simulationen und Verlustleistungsabschätzungen Transitionen findet, welche eine hohe dynamische Verlustleistung aufweisen. Das Verfahren soll danach auf dieselbe RT-Komponente höherer Bitbreiten angewendet werden. Schließlich soll evaluiert werden, inwiefern sich das Verfahren auch für andere RT-Komponenten eignet.

Raum:
F02 (OFFIS)

15.12.2009

Achtung: An diesem Tag beginnt das D&D erst um 15:00 Uhr.

Mitarbeitervortrag:
Arne Schulz

Thema:
IP-Klassifikation und Modellierung im digitalen Schaltungsentwurf

Zusammenfassung:
Um in der heutigen Zeit zum einen die kurzen "Time to market" Zyklen erreichen zu können und zum anderen die steigende Komplexität der integrierten Schaltungen zu kompensieren, wird verstärkt auf optimierte Modulkomponenten, sogenannete Intellectual Property (IP) Components zurückgegriffen. Diese werden entweder im eigenen Haus zur Verfügung gestellt oder über entsprechende Vendor eingekauft und in der zu entwickelnden Anwendung eingesetzt. Dabei ist natürlich eine besonders umfassende Dokumentation der IP Komponente notwendig, um bereits vor dem eventuellen Einsatz die genauen Anforderungen abzuklären. Dabei ist es für den Flächenbedarf und das zeitliche Verhalten noch hinreichend, diese auf einem Datenblatt vorzuhalten, während für die Verlustleistung der Komponente ein dynamisches Modell erforderlich ist, um beispielsweise die maximale Stromaufnahme in bestimmten Betriebszuständen zu ermitteln. Die Modellierung von IP-Komponenten stellt dabei besondere Anforderungen an den Entwickler. Für verschiedene IP-Komponenten sind unterschiedliche Modellierungsverfahren möglich.

Ziel dieser Arbeit ist zum einen die Darstellung einer umfassenden Klassifikation von möglichen IP Komponenten im Hinblick auf deren Verlustleistungsmodellierung. Zum anderen werden in den einzelnen Klassen die entsprechenden Modellierungsmethodiken vorgestellt und exemplarisch an einzelnen ausgewählten Beispielen evaluiert. Dabei kommen verschiedene Black-Box Modellierungsverfahren zum Einsatz, dedizierte Modellierungsansätze für Spezialfälle, aber auch eine Hidden-Markov basierte Modellierungsmethodik für sequentielle IP Komponenten.

Raum:
F02 (OFFIS)

 

02.02.2010

Zwischenvortrag der Diplomarbeit von:
Stefan Frerichs (Betreuer: Domenik Helms)

Titel der Arbeit:
Thermo3D: Entwicklung einer thermischen Simulationsumgebung für dreidimensionale SiP Systeme

Zusammenfassung:

In naher Zukunft werden Systeme nicht nur zweidimensional (immer mehr Einheiten auf die Siliziumoberfläche) sondern dreidimensional (in einem Gehäuse mehrere Silizium-Dies übereinander) integriert. Neben großen Vorteilen hinsichtlich Verbindungslängen und Prozessvariationen (Einzelteile des Systems können individuell getestet werden), ist die größte Herausforderung solcher 3D Systeme der Transport der Abwärme. In 2D Systemen wird ein Großteil der Abwärme über die große Oberfläche in der dritten Dimension abgeführt. In 3D Systemen ist die Wärmeenergie im Verhältnis zur Systemoberfläche wesentlich größer.

Deshalb muss schon bei der Planung solcher Systeme der Wärmetransport frühestmöglich bedacht werden. In dieser Arbeit wird eine Möglichkeit entwickelt und geprüft, um bereits während der Systemspezifikation eine gute Vorhersage der thermischen Eigenschaften des späteren Systems zu gewährleisten.

Raum:
E02 und E03 (OFFIS) 

09.02.2010

Externer Mitarbeitervortrag:
Gunnar Schomaker (Ansprechpartner: Achim Rettberg)

Thema:
Distributed balancing model for heterogenenous resources

Raum:
F02 (OFFIS)

16.02.2010

Mitarbeitervortrag:
Philipp Reinkemeier und Andreas Baumgart

Thema:
EAST-ADL / AUTOSAR

Zusammenfassung:
Heutige Modellbasierte Systementwicklung ist ein ingenieursmäßig getriebener Prozess, bei dem es auf dem Kosten- und Zeiteffizienz unter Einhaltung industrieller Standards und unter Einwirkung verschiedener Stakeholder ankommt. Besonders in der Automobilindustrie soll eine schnelle Marktreife bei niedrigen Kosten und bei reichhaltiger Funktionalität erzielt werden unter gleichzeitiger Einhaltung der Sicherheitsbestimmungen und anderen Anforderungen. Dies erfordert einen hohen Wiederverwendungsgrad, Validierung und Verifikation des Designs eines Produktes auf verschiedenen Abstraktionsebenen und eine gute Nachvollziehbarkeit des Entwicklungsprozesses, an dem verschiedene Ingenieure, Komponentenzulieferer, Behörden als auch Kunden mit ihren individuellen Bedürfnissen beteiligt sind. In diesem Seminar werden die Konzepte von AUTOSAR und EAST-ADL vorgestellt, welche in den letzten Jahren für die Automobil-Industrie entwickelt worden sind.

Raum:
F02 (OFFIS)

02.03.2010

Mitarbeitervortrag:
Ahmad El Maamoun

Thema:
Achieving fault tolerance for arithmetic circuits with a mutable RNS monitor

Zusammenfassung:
Arithmetic circuits are mainly composed of a succession of logic adders and multipliers, and they are widely used in signal processing, graphical and data dominant systems. To achieve fault tolerance for such systems, residue based arithmetic circuits can be embedded in the system to monitor the results issued by the computations. The reason behind the use of residue number based circuits is the proven time-saving feature in both addition and multiplication. In this paper we will introduce a mutable monitor that is able to change the base it uses in order to cover a higher range of errors. The algorithm will use conventional multipliers and adders that are tested for efficiency and speed, in addition to binary to RNS converters. Finally we will apply our monitor on a Kalman filter and display the results.

Raum:
F02 (OFFIS)

16.03.2010

Zwischenvortrag der Diplomarbeit von:
Marc Hansen (Betreuer: Ralph Görgen)

Titel der Arbeit:
Entwicklung eines flexiblen Sensorkonzepts für eine 3D Simulationsumgebung zur Unterstützung Modellbasierter Entwicklung

Zusammenfassung:
In der Arbeit geht es darum ein Framework für Matlab / Simulink zu erstellen, welches die modellbasierte Entwicklung von HW/SW-Systemen unterstützen soll indem es eine flexible Möglichkeit bietet möglichst beliebige Sensortypen zu simulieren und erzeugte Sensordaten an das HW/SW-System weiterzugeben. Hierbei soll die Konfiguration der Sensoren nicht wie im Projekt „Micro Urban Challenge“ auf Serverseite (z.B. 3D-Umgebung) stattfinden, sondern auf Clientseite (also im Matlab / Simulink Modell). Dies macht ein effizientes und flexibles Netzwerkprotokoll erforderlich um beliebige Sensordaten und Typen zu unterstützen. Es soll durch das erstellte Konzept mit relativ geringem Aufwand möglich sein auch später neue Sensortypen hinzuzufügen.

Raum:
F02 (OFFIS) 

30.03.2010

Vorstellung des Dissertationsthemas (D&D1):
Kiril Schröder

Titel der Arbeit:
Energie- und kostenorientiertes rechenzentrenübergreifendes Lastmanagement

Zusammenfassung:
Der kontinuierlich steigende Energiebedarf von Rechenzentren hat mittlerweile eine Größenordnung bis in den dreistelligen Megawattbereich erreicht, so dass die Rechenzentrumsbetreiber aufgrund der hohen Energiekosten zu Maßnahmen zur Energiereduzierung gedrängt werden. Ein beliebtes, softwarebasiertes Mittel ist die Konsolidierung von Servern mittels Virtualisierung, da diese auch hohe Flexibilität für verändernde Geschäftsanforderungen aufweist. Durch Verwendung von dynamischem Virtualisierungslastmanagement können auf die momentanen Performanceansprüche zur Laufzeit reagiert und dadurch eine noch stärkere Konsolidierung erreicht werden.
Sind mehrere Rechenzentren vorhanden, welche von einem oder auch mehreren Betreibern in Kooperation betrieben werden, lässt sich ein RZ-übergreifendes Lastmanagement betreiben. Mit dieser Technik können die aufgrund der geografischen Streuung unterschiedlichen Standortbedingungen, wie die Temperatur und der Energiepreis, gezielt durch das Lastmanagement zur Energie- und Kosteneinsparung genutzt werden. Insbesondere beim Energiepreis ist in den nächsten Jahren mit einer höheren Dynamik zu rechnen. Erste eigene Abschätzungen ergaben für den deutschen Raum ein Kosteneinsparpotential von 10% bis 40%. Diese Werte decken sich mit einer ähnlichen Forschungsarbeit für den US-amerikanischen Raum.
Im Rahmen meiner Promotion soll eine detailliertere Potentialabschätzung durchgeführt werden und ein Hauptmerk darauf gerichtet werden, unter welchen Bedingungen sich ein solches RZ-übergreifendes Lastmanagement lohnt. Hierfür sind u.a. die folgenden beiden wissenschaftlichen Fragestellungen zu eruieren: Zur Erstellung eines Rechenzentrumsmodells müssen nicht nur die einzelnen Komponenten wie Server und Kühlung abbildet, sondern auch das Verhalten des internen Lastmanagements abschätzt werden, um die Auswirkungen einer globalen Lastverschiebung einplanen zu können. Ein globales Lastmanagement kann Lasten nur zwischen Orten mit repliziertem Datenbestand effizient verteilen, weshalb hier eine geeignete Koordination mit dem eingesetzten Replikationsverfahren entworfen werden muss.

Raum:
F02 (OFFIS)

13.04.2010

Abschlussvortrag der Bachelorarbeit von:
Tim Schmidt (Betreuer: Achim Rettberg)

Titel der Arbeit:
Entwicklung einer flexiblen, synthetisierbaren Ganzzahl/Fixpunkt-Bibliothek für SystemC

Zusammenfassung:
folgt


Abschlussvortrag der Diplomarbeit von:
Andreas Schäfer (Betreuer: Kai Hylla)

Titel der Arbeit:
Hardware-Basisblockidentifikation und -klassifikation in RT-Datenpfaden und dazugehörigem Kontroller zur Anhebung des Abstraktionslevels

Zusammenfassung:
Die Abschätzungen der Verlustleitung integrierter ASIC-Schaltungen unterliegen einem klassischen Trade-Off zwischen der Genauigkeit und der Geschwindigkeit. In Abhängigkeit vom gewählten Abstraktionslevel des Designs können dabei ganz unterschiedliche Ergebnisse erzielt werden. Die Abschätzungen auf der Systemebene sind in der Regel sehr schnell, sie geben aber kaum verlässliche Auskünfte zur tatsächlichen Ausführungszeit sowie der resultierenden Verlustleitung einzelnen Hardwareoperationen. Die Simulationen auf der RT- sowie Elektrischen Ebene sind im Gegenteil dazu sehr präzise, erfordern aber bereits bei vergleichsweise einfachen Designs eine häufig um Vielfaches größere Berechnungsdauer als die die tatsächliche Ausführungsdauer in Hardware.
PowerOpt™ ist ein funktionsreiches Werkzeug zur Synthetesierung einer softwarebasierten Systembeschreibung in Hardware. Es bietet dem Anwender die Möglichkeit das resultierende System anhand der entstehenden Verlustleistung sowie anderer, explizit vorgegebenen Kriterien zu optimieren. Eine wichtige Voraussetzung für ein optimales System ist die Verwendung der applikationstypischen Stimuli-Daten. Dies wird bei PowerOpt™ durch eine Testbench vorgegeben.
Die Zielsetzung dieser Arbeit liegt in der Entwicklung eines Verfahrens zur Anhebung des Abstraktionslevels von RT- zur Verhaltensebene hin bei der Berechnung der Verlustleistung des von PowerOpt™ synthetisierten Designs. Die Grundidee liegt in der Zusammenfassung mehrerer, im Datenpfad gleichzeitig aktiver RT-Komponenten zu einem größeren Ganzen, dem sogenannten Hardwarebasisblock (HBB). Durch Annotation der Verlustleistungsinformationen an ein HBB kann die Berechnung der Verlustleistung in späteren Verlauf beschleunigt werden. Dadurch wird es möglich, unter Verwendung verschiedener Stimuli-Daten, Trendvorhersagen für die Entwicklung der Verlustleistung für das Design zu treffen. Zu den primären Aufgaben der Arbeit gehören die Identifizierung sowie die Klassifizierung der HBB’s anhand deren Verlustleistung im Datenpfad.

Raum:
F02 (OFFIS)

25.05.2010

Vorstellung der Ergebnisse einer Diplomarbeit:
Michael Kruse (Betreuer: Achim Rettberg)

Titel der Arbeit:
Register Pressure Management in Dependency Graphs

Zusammenfassung:
We address the problem of the competing optimisation goals of low register requirement and high Instruction Level Parallelism (ILP) in compiler back-ends. A schedule with more parallelism usually requires more registers. Conversely, using fewer registers limits parallelism. Because of the memory gap, i.e. the discrepancy between a processor’s execution speed and the comparatively high memory access latency, we aim to maximise ILP as long as it does not cause register spilling. We adopt a technique from Sid-Ahmed-Ali Touati’s PhD thesis that analyses the data dependency graph prior to instruction scheduling. If the schedule that requires the most number of registers, the saturating schedule, requires spilling, we add arcs to the graph such that too demanding schedules become impossible. If even the schedule with the fewest number or registers, the sufficient schedule, requires spilling, then we add spill code directly into the dependency graph. We summarise both transformations under the name register pressure management. The advantage is that it is separate frominstruction scheduling and register allocation, and therefore can be integrated into existing compilers without fundamental changes to its architecture. It also keeps instruction set architecture specific difficulties out of the register pressure optimisation. Register pressure management has been successfully implemented in an existing compiler with a VLIWprocessor backend. We compare its output with the assembler code of the unmodified compiler and observe significant improvements. The amount of parallelism is increased with a modest amount of additional spilling.

Raum:
Raum D21 (OFFIS)

08.06.2010

Abschlussvortrag der Diplomarbeit von:
Stefan Frerichs (Betreuer: Domenik Helms)

Titel der Arbeit:
Thermo3D: Entwicklung einer thermischen Simulationsumgebung für dreidimensionale SiP Systeme

Zusammenfassung:

In naher Zukunft werden Systeme nicht nur zweidimensional (immer mehr Einheiten auf die Siliziumoberfläche) sondern dreidimensional (in einem Gehäuse mehrere Silizium-Dies übereinander) integriert. Neben großen Vorteilen hinsichtlich Verbindungslängen und Prozessvariationen (Einzelteile des Systems können individuell getestet werden), ist die größte Herausforderung solcher 3D Systeme der Transport der Abwärme. In 2D Systemen wird ein Großteil der Abwärme über die große Oberfläche in der dritten Dimension abgeführt. In 3D Systemen ist die Wärmeenergie im Verhältnis zur Systemoberfläche wesentlich größer.
Deshalb muss schon bei der Planung solcher Systeme der Wärmetransport frühestmöglich bedacht werden. In dieser Arbeit wird eine Möglichkeit entwickelt und geprüft, um bereits während der Systemspezifikation eine gute Vorhersage der thermischen Eigenschaften des späteren Systems zu gewährleisten.

Raum:
OFFIS F02

22.06.2010

Vortrag zum Abschluss der Diplomarbeit:
Marc Hansen (Betreuer: Ralph Görgen)

Titel der Arbeit:
Entwicklung eines flexiblen Sensorkonzepts für eine 3D Simulationsumgebung zur Unterstützung Modellbasierter Entwicklung

Zusammenfassung:
In der Arbeit geht es darum ein Framework für Matlab / Simulink zu erstellen, welches die modellbasierte Entwicklung von HW/SW-Systemen unterstützen soll indem es eine flexible Möglichkeit bietet möglichst beliebige Sensortypen zu simulieren und erzeugte Sensordaten an das HW/SW-System weiterzugeben. Hierbei soll die Konfiguration der Sensoren nicht wie im Projekt „Micro Urban Challenge“ auf Serverseite (z.B. 3D-Umgebung) stattfinden, sondern auf Clientseite (also im Matlab / Simulink Modell). Dies macht ein effizientes und flexibles Netzwerkprotokoll erforderlich um beliebige Sensordaten und Typen zu unterstützen. Es soll durch das erstellte Konzept mit relativ geringem Aufwand möglich sein auch später neue Sensortypen hinzuzufügen.

Raum:
F02 (OFFIS) 

20.07.2010

Zwischenvortrag einer Diplomarbeit:
Björn Groenewold (Erstprüfer: Achim Rettberg, Betreuer: Kim Grüttner)

Titel der Arbeit:
Entwicklung einer API zur Anbindung einer GUI an das Echtzeitbetriebssystem RODOS

Zusammenfassung:
Ziel dieser Diplomarbeit ist die Entwicklung einer API zur Anbindung einer GUI für das Echtzeitbetriebssystem RODOS, die es dem Entwickler ermöglicht schnell und unkompliziert eine grafische Ausgabe zu erzeugen, die sowohl auf einer Linux-Workstation als auch auf eingebetteten Systemen ohne eigene graphische Ausgabegeräte funktionieren soll. Das eingebettete System benötigt lediglich eine Daten-Verbindung zu einem Linux-Host-Rechner, wo die Graphischen Ausgaben dargestellt werden. Die API soll Standardfunktionen wie „Zeichne Linie“, „Zeichne Kreis“, usw. enthalten, aber auch eine optisch ansprechende Ausgabe unter der Verwendung der Qt-Bibliothek ermöglichen.

Raum:
F02 (OFFIS)

27.07.2010

Zwischenvortrag einer Bachelorarbeit:
Carl Bergemann (Betreuer: Kai Hylla)

Titel der Arbeit:
Generierung von Quellcode aus einem RT-Datenpfad und dazugehöriger Steuereinheit

Zusammenfassung:
Ziel dieser Bachelorarbeit ist ein Tool, welches aus einer Statemachine samt dazugehörigem RT-Datenpfad C/C++-Quellcode erzeugt, welcher dann von einem C++-Compiler übersetzt werden kann. Als Ausgangspunkt dienen dabei die in C/C++ vorliegenden Datenstrukturen der Statemachine, des RT-Datenpfades sowie verschiedene Beispieldesigns. Durch diesen Schritt soll die Berechnung von Verlustleistungen für unterschiedliche Anwendungsfälle stark verkürzt werden, da nur eine Synthese erforderlich ist.

Raum:
D21 (OFFIS) 

24.08.2010


Mitarbeitervortrag:
Ralph Görgen

Titel der Arbeit:

Effiziente Integration von Hardwarebeschreibungen in Simulink Simulationen

Zusammenfassung:
Ziel der Arbeit ist die Entwicklung einer Methode zur Integration von RTL-Hardwarebeschreibungen in eine Simulink Simulation. Dabei sollen die speziellen Eigenschaften von RTL-Beschreibungen ausgenutzt werden, um deren Simulation zu beschleunigen und den Aufwand für die Synchronisation zwischen Simulink und Hardwaresimulation zu minimieren. Außerdem soll den Unterschieden der Simulationskonzepte (zeitgetrieben, datenflussorientiert gegenüber taktgetrieben, discrete event) Rechnung getragen werden.


Zwischenvortrag einer Masterarbeit:
Maher Al Fakih (Gutachter: Achim Rettberg, Betreuer: Kim Grüttner und Frank Poppen)

Titel der Arbeit:

Timing Validation of Functional Models on Virtual Platforms

Zusammenfassung:
The design of embedded systems that perform timing critical control algorithms is a challenging task. To support the designer in this challenge several design methodologies exist. The goal of this thesis is the definition and setup of a design methodology, assisted by a design flow that allows the validation of timing requirements of a control system.
The design entry is a functional model of a control systems consisting of the environment or process to be controlled, the controller itself, and the sensors and actuators to monitor and manipulate the environment. For the “safe” control of the environment process the fulfilment of certain timing requirements is demanded. The functional model itself describes an idealised control system that guarantees the operation within the demanded timing requirements. When implementing the control system on a physical platform the timing behaviour of the processor, memory subsystem, system bus, etc. needs to be taken into account. To guarantee a safe operation of the controller, timing artefacts of the platform should not violate timing requirements demanded by the environment.

Raum:
OFFIS F02 

12.10.2010

Abschlussvortrag einer Bachelorarbeit:
Alexander Stühring (Betreuer: Achim Rettberg)

Titel der Arbeit:
Entwicklung eines Target Simulation Moduls für einen Doppelkern-Prozessor zur Durchführung einer Prozessor-In-The-Loop-Simulation mit TargetLink

Zusammenfassung:
Mit Hilfe des Codegenerators TargetLink kann aus einem als Matlab/Simulink-Modell implementierten Reglerentwurf C-Code für den Einsatz auf einem Steuergerät erzeugt werden. TargetLink bietet dabei durch drei verschiedene Arten der Simulation die
Möglichkeit, die einzelnen Schritte der Reglerentwicklung qualitativ abzusichern. Der Reglerentwurf selbst kann in einer Model-in-the-Loop-Simulation (MIL) durch reine Gleitkomma-Berechnungen auf Modellebene untersucht werden. Im Rahmen der Software-in-the-Loop-Simulation (SIL) wird der generierte Code auf dem Entwicklungsrechner zur Ausführung gebracht, wodurch die Qualität des generierten Codes und insbesondere Effekte durch eventuelle Festkomma-Berechnungen untersucht werden. Einflüsse der Zielhardware können schließlich durch eine Processor-in-the-Loop - Simulation (PIL) getestet werden, wobei der generierte Code durch einen Cross-Compiler für die jeweilige Zielplattform übersetzt, auf diese geladen und dort zur Ausführung gebracht wird. Dabei misst TargetLink auch Kenngrößen wie Stackverbrauch und Laufzeitverhalten. Die Anbindung zwischen TargetLink und der jeweiligen Zielplattform erfolgt durch sogenannten Target Simulation Moduls (TSMs), die speziell für jeden Controller angepasst werden müssen.

Raum:
F02 (OFFIS)


Abschlussvortrag einer Bachelorarbeit:
Tobias Tiemerding (Betreuer: Achim Rettberg)

Titel der Arbeit:
Implementierung eines Display-Treibers zur CAN-Bus Diagnose auf einem externen Display

Zusammenfassung:
Der DataLogger-FAT16-SD ist eine, von der ZF Friedrichshafen AG entwickelte Plattform zur Datenerfassung von Getriebesteuergeräten. Mit dieser Plattform werden sowohl Nachrichten von einem CAN-Bus als auch Sensordaten auf einer SD-Karte aufgezeichnet. Bislang war für die Auswertung und Diagnose der gespeicherten Daten ein PC notwendig. Ziel dieser externen Bachelorarbeit ist es, die Autonomie der bestehenden Plattform zu fördern. Für dieses Ziel wurde an die bestehende Plattform ein 5,3" großes, externes graphisches Display mit Touchpanel angeschlossenen. Mit Hilfe eines Treibers wird die Ansteuerung des Displays und die Verwaltung von Eingaben auf dem Touchpanel geregelt. Des Weiteren wurde eine Applikation zur CAN-Bus Diagnose entwickelt. Um Eingaben auf dem Touchpanel oder eintreffende CAN-Nachrichten sofort bearbeiten zu können, erfolgte zudem eine Umstrukturierung der bestehenden Firmware. Interrupts ermöglichen nun eine Quasi-Parallelität des Display Treibers und der Datenerfassung. So ist es möglich die Kommunikation auf Busebene mit Hilfe der Applikation im laufenden Betrieb zu überwachen.

Raum:
F02 (OFFIS) 

19.10.2010

Abschlussvortrag einer Bachelorarbeit:
Sören Schreiner (Betreuer: Achim Rettberg)

Titel der Arbeit:
Modellgetriebener Entwurf, Validierung und Verifizierung der sicherheitskritischen Software eines Quadrokopters

Zusammenfassung:
Mehrrotorige Helikopter genießen seit geraumer Zeit ein verstärktes Interesse der Öffentlichkeit. Viele dieser Geräte bewegen sich im Bereich des Spielzeugs oder Modellbaus. Doch auch professionelle und industrielle Einsatzszenarien sind zahlreich vorhanden. Diese reichen von einfachen Luftaufnahmen bis zum autonomen Aufklären von Katastrophensituationen mit weiterer Sensorik, wie Geigerzählern oder Wärmebildkameras. Für einen Einsatz in diesen Gebieten und insbesondere dem autonomen Flug sollten die Systeme als sicherheitskritisch betrachtet werden und somit auch die auf ihnen laufende Software. In der vorliegenden Arbeit wird der modellgetriebene Entwurf des funktionalen Teils der Software behandelt sowie die anschließende Validierung und Verifizierung des erstellten Modells. All diese Schritte werden mit dem Programm SCADE Suite der Firma Esterel Technologies umgesetzt. Ziel der Arbeit ist es herauszustellen, ob der modellgetriebene Ansatz der Entwicklung sich als geeignet erweist und welche Teile der Software verifiziert werden können.

Raum: F02 (OFFIS)

23.11.2010

Seminartitel: Energieeffizienz im Haus und Rechenzentrum

  • Abstimmung überschneidender Aktivitäten im Bereich DEMS und RZ übergreifendes Lastmanagement
  • Aktivitäten im DEMS Umfeld vorstellen: Lastmanagement unter besonderer Würdigung des Verschiebepotenzials

Vortragende:

  • Ontje Lünsdorf
  • Kiril Schröder

Raum: F02 (OFFIS)

 

11.01.2011

Abschlussvortrag einer Masterarbeit:
Maher Ali Fakih (Gutachter: Achim Rettberg, Betreuer: Kim Grüttner und Frank Poppen)

Titel der Arbeit:
Timing Validation of Functional Models on Virtual Platforms

Zusammenfassung:
The design of embedded systems that perform timing critical control algorithms is a challenging task. To support the designer in this challenge several design methodologies exist. The goal of this thesis is the definition and setup of a design methodology, assisted by a design flow that allows the validation of timing requirements of a control system.
The design entry is a functional model of a control systems consisting of the environment or process to be controlled, the controller itself, and the sensors and actuators to monitor and manipulate the environment. For the “safe” control of the environment process the fulfilment of certain timing requirements is demanded. The functional model itself describes an idealised control system that guarantees the operation within the demanded timing requirements. When implementing the control system on a physical platform the timing behaviour of the processor, memory subsystem, system bus, etc. needs to be taken into account. To guarantee a safe operation of the controller, timing artefacts of the platform should not violate timing requirements demanded by the environment.

18.01.2011

Abschlussvortrag einer Diplomarbeit:
Björn Groenewold (Erstprüfer: Achim Rettberg, Betreuer: Kim Grüttner)

Titel der Arbeit:
Entwicklung einer API zur Anbindung einer GUI an das Echtzeitbetriebssystem RODOS

Zusammenfassung:
Ziel dieser Diplomarbeit ist die Entwicklung einer API zur Anbindung einer GUI für das Echtzeitbetriebssystem RODOS, die es dem Entwickler ermöglicht schnell und unkompliziert eine grafische Ausgabe zu erzeugen, die sowohl auf einer Linux-Workstation als auch auf eingebetteten Systemen ohne eigene graphische Ausgabegeräte funktionieren soll. Das eingebettete System benötigt lediglich eine Daten-Verbindung zu einem Linux-Host-Rechner, wo die Graphischen Ausgaben dargestellt werden. Die API soll Standardfunktionen wie „Zeichne Linie“, „Zeichne Kreis“, usw. enthalten, aber auch eine optisch ansprechende Ausgabe unter der Verwendung der Qt-Bibliothek ermöglichen.

08.02.2011

Zwischenvortrag einer Diplomarbeit:
Lars Kosmann (Betreuer: Domenik Helms)

Titel der Arbeit:
Untersuchung der Nutzbarkeit der Greenschen Funktion zur Thermischen Simulation von Systemen mit mehreren aktiven Ebenen unter Berücksichtigung von TSVs

Zusammenfassung:
In naher Zukunft werden Systeme nicht nur zweidimensional (immer mehr Einheiten auf die Siliziumoberfläche) sondern dreidimensional (in einem Gehäuse mehrere Silizium-Dies übereinander) integriert. Neben großen Vorteilen hinsichtlich Verbindungslängen und Prozessvariationen (Einzelteile des Systems können individuell getestet werden), ist die größte Herausforderung solcher 3D Systeme der Transport der Abwärme. In 2D Systemen wird ein Großteil der Abwärme über die große Oberfläche in der dritten Dimension abgeführt. In 3D Systemen ist die Wärmeenergie im Verhältnis zur Systemoberfläche wesentlich größer. Deshalb muss schon bei der Planung solcher Systeme der Wärmetransport frühestmöglich bedacht werden. Es wird ein Konzept vorgestellt, um bereits während der Systemspezifikation eine gute Vorhersage der thermischen Eigenschaften des späteren Systems zu gewährleisten basierend auf einer bereits vorhandene Implementierung einer Thermischen Simulation, sowie einer Implementierung von Green für 2D.

05.04.2011

Vorbereitung der TC-DHS Klausur Block 1:
Kim Grüttner - COMPLEX
Frank Oppenheimer - EnerSafe
Kai Hylla - NEEDS
Malte Metzdorf - ROBUST
Sven Rosinger - Therminator
Domenik Helms - Rely

Raum:
F02 (OFFIS)

12.04.2011 (ab Punkt 15 Uhr)

Vorbereitung der TC-DHS Klausur Block 2:
Andreas Herrholz - MotorBrain
Stefan Henkler - SPES 2020

Raum:
F02 (OFFIS)

19.04.2011 (ab Punkt 14 Uhr)

Vorbereitung der TC-DHS Klausur Block 3:
Matthias Büker - Combest
Ingo Stierand - EMS4SM
Thomas Peikenkamp - CESAR
Philipp A. Hartmann - OSSS MultiCore
Markus Oertel - AutoSAR

Raum:
F02 (OFFIS)

14.06.2011

Abschlussvortrag der Diplomarbeit von:
Oliver Miller (Betreuer: Mario Korte, Mathias Uslar; Gutachter: Professor Nebel und Dr. Sebastian Lehnhoff)

Titel der Arbeit:
Realisierung eines standardkonformen sicheren Systems zur Kommunikationsanbindung dezentraler Energieerzeuger mittels einer FPGA-basierten Plattform

Zusammenfassung:
Der Umstieg von der Atomenergie auf erneuerbare Energien bedarf einer sicheren Ankopplung und Verwaltung der dezentralen Energieerzeuger. Diese sind in einem Land wie Deutschland wegen des begrenzten Platzangebots weit auseinander verstreut. Ein realistischer und kostendeckender Ansatz dezentrale Anlagen an dem Netz zu betreiben ist mittels Internets möglich. Jedoch bringt die Benutzung des Internets nicht nur Vorteile, sondern auch Gefahren mit sich. Dazu zählen nicht nur mögliche Angriffe von unbefugten Personen, sondern auch Manipulationen von den Begünstigten an eigenen Geräten.
Diese Arbeit beschäftigt sich mit der Konstruktion eines standardkonformen sicheren Systems, unter Berücksichtigung des Sicherheitsaspekts und der Automatisierung der Anbindung solcher Anlagen. Es werden sowohl Softwarelösungen vorgestellt als auch eine Analyse der dazu notwendigen Hardware durchgeführt.

Raum:
F02 (OFFIS)

28.06.2011

Gastvortrag von:
Gayathri Ananthanarayanan

Titel der Arbeit:
CoMPESys project: Power Estimation for Multicore architectures

Zusammenfassung:
liegt nicht vor

Raum:
ACHTUNG: Vortrag in O100 (OFFIS)

05.07.2011

Abschlussvortrag der Diplomarbeit von:
Lars Kosmann (Betreuer: Domenik Helms)

Titel der Arbeit:
Untersuchung der Nutzbarkeit der Greenschen Funktion zur Thermischen Simulation von Systemen mit mehreren aktiven Ebenen unter Berücksichtigung von TSVs

Zusammenfassung:
In naher Zukunft werden Systeme nicht nur zweidimensional (immer mehr Einheiten auf die Siliziumoberfläche) sondern dreidimensional (in einem Gehäuse mehrere Silizium-Dies übereinander) integriert. Neben großen Vorteilen hinsichtlich Verbindungslängen und Prozessvariationen (Einzelteile des Systems können individuell getestet werden), ist die größte Herausforderung solcher 3D Systeme der Transport der Abwärme. In 2D Systemen wird ein Großteil der Abwärme über die große Oberfläche in der dritten Dimension abgeführt. In 3D Systemen ist die Wärmeenergie im Verhältnis zur Systemoberfläche wesentlich größer. Deshalb muss schon bei der Planung solcher Systeme der Wärmetransport frühestmöglich bedacht werden. In der hier ausgeschriebenen Arbeit wird eine Möglichkeit entwickelt und geprüft, um bereits während der Systemspezifikation eine gute Vorhersage der thermischen Eigenschaften des späteren Systems zu gewährleisten. Startbasis der Arbeit ist eine bereits vorhandene Implementierung einer Thermischen Simulation, sowie einer Implementierung von Green für 2D.

Raum:
F02 (OFFIS)

26.07.2011

Zwischenvortrag einer Bachelorarbeit:
Benjamin Schmidt (Betreuer: Kiril Schröder)

Titel der Arbeit:
Streuungsvermindernde Modifikation eines Lastmanagement-Verfahrens im Kontext virtualisierter Clouds

Zusammenfassung:
Der Bedarf an elektrischer Energie im Sektor Informationtechnologie steigt stetig an. Gerade im Bereich von Rechenzentren wird ein großes Wachstum erwartet. Stetige Auslagerung von Diensten ins Internet ist hierbei ein maßgeblicher Faktor. Für einen energieeffizienteren Betrieb von Servern in Rechenzentren wurde ein internes Lastmanagementverfahren entwickelt. Dieses Verfahren wird im Rahmen dieser Bachelorarbeit um eine auftretende Streuung vermindert, so dass das resultierende Energiemodell für ein globales Lastmanagement herangezogen werden kann.

Raum:
F 02 (OFFIS)

23.08.2011

Zwischenvortrag einer Bachelorarbeit:
Arne Schneider (Betreuer: Kiril Schröder)

Titel der Arbeit:
Entwicklung eines Verfahrens zur gezielten Auslastungsgenerierung in virtualisierten Rechenzentren

Zusammenfassung:
Aufgrund der stetig wachsenden Nachfrage von Serverleistung in der Wirtschaft, bekommt der steigende Energiebedarf von Rechenzentren eine immer größere Bedeutung. Mit der Virtualisierung von Serverdiensten existiert eine Technik, die durch dynamische Migrationen von sog. Virtuellen Maschinen Energie-Einsparungen ermöglicht. Das Ziel dieser Bachelorarbeit ist die Entwicklung eines Verfahrens, das zur Optimierung der Migrationen innerhalb eines Verbunds von Rechenzentren dient. Die Aufgabe dieses Verfahrens besteht darin, gezielt die Auslastung eines Rechenzentrums zu generieren, um so dessen lokalen Energiebedarf bzgl. der globalen Situation zu optimieren.

Raum:
F 02 (OFFIS)

6.09.2011

Mitarbeitervortrag:
Reef Eilers

Titel der Arbeit:
Negative Bias Temperature Instability

Zusammenfassung:
Negative Bias Temperature Instability ist einer der wichtigsten Alterungseffekte bei pMOSFETs. Dementsprechend spielen NBTI-Modelle eine wichtige Rolle bei der Simulation von Lebensdauer, Zuverlässigkeit und Robustheit von ICs. Der NBTI-Effekt ist jedoch noch nicht vollständig verstanden. In den letzten Jahren wurden deshalb verschiedene Modellansätze diskutiert, die teilweise auf Ergebnissen neuer Messmethoden basieren. Die Zielsetzung dieses Vortrag besteht darin, die verschiedenen Erklärungsweisen des NBTI-Effekts mit den zugehörigen Messmethoden zu erläutern, so dass der Weg zu einem vollständigen und zugleich performanten NBTI-Modell aufgezeigt und diskutiert werden kann.


Zwischenvortrag einer Masterarbeit:
Daniel Lorenz (Betreuer: Philipp A. Hartmann)

Titel der Arbeit:
Nicht-invasive Simulation des Energieverbrauchs von Hardware-Komponenten auf Systemebene

Zusammenfassung:
Um die Energieabschätzung des Gesamtsystems bereits auf hohen Abstraktionsebenen zu ermöglichen, ist ein ganzheitlicher Ansatz zur (Energie-)Abschätzung und Simulation komplexer Systeme basierend auf virtuellen Plattformen hilfreich. Dabei sollen auch bereits existierende Komponenten einbezogen werden, welche unter Umständen nicht verändert werden können (IP-Komponenten).
Im Rahmen der Arbeit soll nun ein Konzept und eine Implementierung einer nicht-invasiven Simulation des Energieverbrauchs solcher Komponenten entwickelt werden. Nicht-invasiv bedeutet hier, dass allein basierend auf der Interaktion der Komponente mit ihrer Außenwelt der interne Zustand und der darauf basierende Energieverbrauch angenähert und aufgezeichnet werden.

Raum:
F 02 (OFFIS)

18.10.2011

Abschlussvortrag einer Bachelorarbeit:
Benjamin Schmidt (Betreuer: Kiril Schröder)

Titel der Arbeit:
Streuungsvermindernde Modifikation eines Lastmanagement-Verfahrens im Kontext virtualisierter Clouds

Zusammenfassung:
Der Bedarf an elektrischer Energie im Sektor Informationtechnologie steigt stetig an. Gerade im Bereich von Rechenzentren wird ein großes Wachstum erwartet. Stetige Auslagerung von Diensten ins Internet ist hierbei ein maßgeblicher Faktor. Für einen energieeffizienteren Betrieb von Servern in Rechenzentren wurde ein internes Lastmanagementverfahren entwickelt. Dieses Verfahren wird im Rahmen dieser Bachelorarbeit um eine auftretende Streuung vermindert, so dass das resultierende Energiemodell für ein globales Lastmanagement herangezogen werden kann.

Raum:
F 02 (OFFIS)

25.10.2011

Abschlussvortrag einer Bachelorarbeit:
Arne Schneider (Betreuer: Kiril Schröder)

Titel der Arbeit:
Entwicklung eines Verfahrens zur gezielten Auslastungsgenerierung in virtualisierten Rechenzentren

Zusammenfassung:
Aufgrund der stetig wachsenden Nachfrage von Serverleistung in der Wirtschaft, bekommt der steigende Energiebedarf von Rechenzentren eine immer größere Bedeutung. Mit der Virtualisierung von Serverdiensten existiert eine Technik, die durch dynamische Migrationen von sog. Virtuellen Maschinen Energie-Einsparungen ermöglicht. Das Ziel dieser Bachelorarbeit ist die Entwicklung eines Verfahrens, das zur Optimierung der Migrationen innerhalb eines Verbunds von Rechenzentren dient. Die Aufgabe dieses Verfahrens besteht darin, gezielt die Auslastung eines Rechenzentrums zu generieren, um so dessen lokalen Energiebedarf bzgl. der globalen Situation zu optimieren.

Raum:
F 02 (OFFIS)

1.11.2011

Mitarbeitervortrag:
Maher Fakih

Titel der Arbeit:
WCET analysis of Embedded Software on Multicore Platforms

Zusammenfassung:
The timing predictability of embedded systems with hard real time requirements is fundamental for guaranteeing their safe deployment. With the emergence of Multicores platforms this task became very challenging due to the many factors which impact execution times on these platforms. The high contention on shared Resources such as the Bus, the Caches, and the Cores themselves makes the timing analysis of such platforms very hard.
In this talk, the problem will be enlightened with the help of a state of the art literature study, and at the end of the talk an idea will be presented provoking a discussion on how to cope with these challenges.

Raum:
F 02 (OFFIS)

15.11.2011

Abschlussvortrag einer Masterarbeit:
Daniel Lorenz (Betreuer: Philipp Hartmann)

Titel der Arbeit:
Nicht-invasive Simulation des Energieverbrauchs von Hardware-Komponenten auf Systemebene

Zusammenfassung:
Nicht zuletzt durch die zunehmend wachsende algorithmischen Komplexität heutiger eingebetteter Systeme gewinnt die Betrachtung nicht-funktionaler Eigenschaften dieser Systeme, wie beispielsweise des Energieverbrauchs, immer stärker an Bedeutung. Insbesondere in frühen Entwurfsphasen, lange vor der Fertigstellung der finalen Hardwareplattform, werden daher Methoden und Werkzeuge zur Analyse und Abschätzung der Leistungsaufnahme dringend benötigt.
In Rahmen der Arbeit wurde ein Simulationsframework basierend auf SystemC entwickelt, welche die Anreicherung von bereits existierenden, funktionalen TLM-2.0-Modellen um solche nicht-funktionalen Eigenschaften unterstützt. Um auch eine Betrachtung externer IP-Komponenten zu ermöglichen, kann der hier präsentierte Ansatz ohne Veränderung der einzelnen Blöcke verwendet werden. Der (im Detail) unbekannte interne Zustand (und der daraus resultierende Energieverbrauch) der Komponente wird dabei über eine sogenannte Power State-Machine (PSM) angenähert. Die Bestimmung des aktuellen Power States erfolgt über eine separat definierte Protocol State-Machine (PrSM), welche durch die nicht-invasive Beobachtung der Interaktion des Hardwareblocks mit seiner Umgebung Rückschlüsse auf das aktuelle Verhalten der Komponente erlaubt.

Raum:
F 02 (OFFIS)

 

14.02.2012

Zwischenvortrag einer Masterarbeit:
Philipp Ittershagen (Betreuer: Philipp A. Hartmann)

Titel der Arbeit:
Performance-Evaluation methoden-basierter HW/SW-Kommunikation auf Multi-Core-Systemen

Zusammenfassung:
Für die HW/SW-Kommunikation zwischen Software-Tasks und Shared Objects wird in OSSS das sogenannte Remote Method Invocation-Verfahren (RMI) verwendet. In früheren Arbeiten wurde bereits das generische Treiber-Framework rmi4linux für den Zugriff auf Shared Objects basierend auf dem Linux-Betriebssystem implementiert. Insbesondere bei der Analyse der HW/SW-Kommunikation ist die Berücksichtigung der zugrunde liegenden Hardwareplattform besonders wichtig. Ziel der Arbeit ist nun die strukturierte Untersuchung der Kosten für die HW/SW-Kommunikation mittels rmi4linux auf einer virtuellen Plattform mit ARM-basierten Instruction-Set-Simulatoren (ISS). Dabei sollen anhand verschiedener Beispielplattformen und verschiedener Kongurationen der RMI-Aufrufe (Polling, Interrupt, In-Kernel) die unterschiedlichen Trade-offs zur Auswahl einer geeigneten Konfiguration untersucht werden. Als Benchmarks sollen dabei künstliche Tasks und Kommunikationsobjekte zum Einsatz kommen, welche eine möglichst breite Klasse von Applikationen abdecken.

Raum:
F 02 (OFFIS)

21.02.2012

Mitarbeitervortrag:
Maher Fakih

Titel des Vortrags:
Virtual-Platform in the Loop Simulation for Accurate Timing Analysis of Embedded Software on Multicore Platforms

Zusammenfassung:
The design of embedded systems with real time requirements is a challenging task. On one side, timing predictability is fundamental for guaranteeing safe system operation. On the other side, complex functional behavior needs to be validated at all refinement levels during the design. For multicore platforms this task becomes even more challenging due to the increased complexity in platform parallelism including access arbitration to shared resources such as memories or peripherals, which impact software execution times. This paper describes a co-simulation based validation method for embedded software implemented on multicore hardware platforms. The co-simulation is realized between Simulink and the SystemC-based SoCLib virtual-platform framework. Simulink is used to implement the system environment and functional model of an embedded control system. SoCLib is used to model a multicore execution platform with shared resources. Our design flow enables code generation and deployment from a Simulink model, and execution of this code on a multicore platform. In addition our virtual-platform model allows the observation of software execution and its timing measurement at a cycle accurate level. We demonstrate the applicability of our method through validation of a real-time critical ignition controller system by running our virtual multicore platform in the loop with the Simulink environmental model.

Raum:
F 02 (OFFIS)

15.05.2012

Abschlussvortrag einer Masterarbeit:
Philipp Ittershagen (Betreuer: Philipp A. Hartmann)

Titel der Arbeit:
Performance-Evaluation methoden-basierter HW/SW-Kommunikation auf Multi-Core-Systemen

Zusammenfassung:
Für die HW/SW-Kommunikation zwischen Software-Tasks und Shared Objects wird in OSSS das sogenannte Remote Method Invocation-Verfahren (RMI) verwendet. In früheren Arbeiten wurde bereits das generische Treiber-Framework rmi4linux für den Zugriff auf Shared Objects basierend auf dem Linux-Betriebssystem implementiert. Insbesondere bei der Analyse der HW/SW-Kommunikation ist die Berücksichtigung der zugrunde liegenden Hardwareplattform besonders wichtig. Ziel der Arbeit ist nun die strukturierte Untersuchung der Kosten für die HW/SW-Kommunikation mittels rmi4linux auf einer virtuellen Plattform mit ARM-basierten Instruction-Set-Simulatoren (ISS). Dabei sollen anhand verschiedener Beispielplattformen und verschiedener Kongurationen der RMI-Aufrufe (Polling, Interrupt, In-Kernel) die unterschiedlichen Trade-offs zur Auswahl einer geeigneten Konfiguration untersucht werden. Als Benchmarks sollen dabei künstliche Tasks und Kommunikationsobjekte zum Einsatz kommen, welche eine möglichst breite Klasse von Applikationen abdecken.

Raum:
F 02 (OFFIS)

31.07.2012

Vortragender:
Maher Fakih

Titel der Arbeit:
Performance Analysis of Synchronous Data Flow applications on Multicore Architectures Using Model-checking

Zusammenfassung:
The timing predictability of embedded systems with hard real-time requirements is fundamental for guaranteeing their safe usage. With the emergence of multicores platforms this task became very challenging due to many factors which impact the execution times on these platforms. The high contention on shared resources such as buses and caches makes the timing analysis of such platforms very hard. In this proposal, a model-checking based approach will be described which will allow us to guarantee timing bounds of Synchronous Data Flow (SDFG) applications running on multicore architectures.

Raum:
F 02 (OFFIS)

07.08.2012

Zwischenvortrag einer Bachelorarbeit:

Student: Sebastian Jacob
Betreuer: Ralph Görgen

Thema: Effiziente Integration einer Hardware-Komponente in eine Simulink Simulation

Zusammenfassung:
Die wachsende Integration heterogener Komponenten in Eingebetteten Systemen führt zunehmend zu Problemen bei der Verifikation. Ein Teil der Komplexität des Verifikationsproblems entsteht durch die Verwendung verschiedener Modellierungs- und Simulationsumgebungen für verschiedene Aspekte und Teilkomponenten eines Systems.
Ein beispielhafter Entwicklungsprozess für MEMS-Komponenten (micro electro-mechanical systems) beginnt die Entwicklung eines System-Modells in Simulink. Dieses Modell wird dann aufgeteilt in analoge und digitale Anteile, die dann jeweils in domänenspezifischen Umgebungen weiterentwickelt werden. Im Fall von digitaler Hardware sind das i.d.R. Hardwarebeschreibungssprachen wie VHDL und SystemC. Die verfeinerten Modelle der einzelnen Komponenten müssen später wieder in das Simulink-Modell integriert werden, um ihre Verifikation auf Systemebene durchführen zu können.
In dieser Arbeit soll anhand eines Beispiels ein Konzept zur effizienten Integration  eines VHDL-Modells in eine Simulink-Simulation evaluiert werden. Das Konzept basiert auf einer zyklus-basierten statischen Ablaufplanung des VHDL-Modells. Das so transformierte Modell kann dann sehr einfach in die Simulationssemantik von Simulink integriert werden. Als Beispiel soll in der Arbeit die VHDL-Implementierung einer Gammatone-Filterbank verwendet werden. Die Effizient des Integrationskonzepts soll mithilfe eines Vergleichs mit einem kommerziellen Co-Simulations-Werkzeug, der Simulink Toolbox EDA-Simulator Link, bewertet werden.

Raum:
E 03 (OFFIS)

14.08.2012

Vortragender:
Daniel Lorenz

Thema:
Non-invasive Power Simulation at System-Level with SystemC

Zusammenfassung:
Due to the increasing algorithmic complexity of today’s embedded systems, consideration of extra-functional properties becomes more important. Extra-functional properties like timing, power consumption, and temperature need to be validated against given requirements on all abstraction levels. For timing and power consumption at RT- and gate-level several techniques are available, but there is still a lack of methods and tools for power estimation and analyses at system and higher levels. In this paper we present an approach for non-invasive augmentation of functional SystemC TLM-2.0 components with power properties. The I/O behaviour of a TLM-2.0 component will be observed by a Protocol State Machine (PrSM) that generates trigger events to stimulate a Power State Machines (PSM). The PSM describes the component’s internal power states and transitions and transitions between them. Each component’s PSM is connected with a frequency and voltage dependent power model. We present first evaluation results of different IP components and compare our system-level power traces generation with state-of-the-art gate-level power simulations in terms of accuracy and simulation speed.

Raum:
F 02 (OFFIS)

21.08.2012

Zwischenvortrag einer Masterarbeit:

Student: Carl Bergemann
Betreuer: Reef Eilers

Thema: Modellierung des "Negative Bias Temperature Instability" Effektes

Zusammenfassung:
Einer der wichtigsten Alterungseffekte ist der NBTI (negative bias temperature instability) Effekt, der zu einem kontinuierlichen Anstieg der Laufzeit der PMOS Transistoren in einem System führt. Um Systeme entwickeln zu können, die auch noch nach längerer Laufzeit zuverlässig arbeiten ist eine genaue Vorhersage solcher Alterungseffekte schon beim Entwurf eingebetteter Systeme unerlässlich. Ziel der Arbeit ist es ein taktgenaues/zeitabstraktes Modell in Matlab zu entwickeln, dass eine Simulation für einen Transistor erlaubt.

Raum:
F 02 (OFFIS)

28.08.2012

Vortragende:
Anna Korotaeva

Thema:
Formal modeling of co-runnig applications in multicore system

Zusammenfassung:
Multicore processors continue to attract an immense attention due to their high performance and unique ability to multitasking. Although the technical implementation of multicore designs has demonstrated a considerable progress in recent years, a simulation of the parallel processes requires a long period of time and, therefore, needs to be improved. Influence of the shared cache on co-running applications is one of the key issue of multicore architecture. Performance of shared resources requires careful consideration in order to ensure an accurate simulation methodology.

Theoretical modeling might significantly optimize a simulation process and, consequently, enhance the efficiency of the whole simulation. The main goal of this work is to analyze the influence of co-running threads on each other in order to develop a model enable to predict their future interaction under cache sharing in multicore system.

Raum:
F 02 (OFFIS)

11.09.2012

Vortragender:
Malte Metzdorf (Vorstellung des Dissertationsthemas (D&D1))

Thema:
Thermische Simulation zur Analyse und Optimierung von digitalen technischen Systemen 

Zusammenfassung:
Informationen über die Temperatur in Systemen werden für die Entwicklung von aktuellen digitalen Systemen immer bedeutsamer, weil sehr viele der Effekte die in kleinen Strukturgrößen dominieren, temperaturabhängig sind. Durch die gewünschte kontinuierliche Steigerung des Funktionsumfangs in Systemen und der damit parallelen Steigung der Leistungsaufnahme der Systeme verstärkt sich die Bedeutsamkeit der genauen Temperaturvorhersage. Bei diesen Systemen muss darauf geachtet werden, dass die entstandene Wärme auch abgeführt werden kann, dies ist zum Beispiel bei mobilen Geräten nicht ohne weiteres möglich, da z.B. durch Platzmangel keine großen Kühler oder eine aktive Kühlung eingebaut werden können. Häufig gemachte Annahmen bei der Entwicklung eines Systems sind „Worst Case“ -Abschätzungen, die die maximale Obergrenze für das gesamte System angeben.
Im Rahmen meiner Arbeit werden neue Ansätze zur Temperatur-Simulation entwickelt und untersucht. Hierbei liegt unter anderem der Schwerpunkt darauf, die Simulation an die Anwendungen wie z.B. Alterungseffekte besser anzupassen.

Raum:
F 02 (OFFIS)

25.09.2012

Vortragender:
Axel Reimer

Thema:
Eingabedatenunabhängige Verlustleistungscharakterisierung von Kontroll-Datenfluss-Graphen (D&D1)

Zusammenfassung:
Verlustleistungsmodelle, die auf einer Charakterisierung unter Nutzung von Hamming- und Signaldistanzen basieren, benötigen aktuell konkrete Eingabedaten um eine Verlustleistungsabschätzung durchzuführen. In dieser Arbeit soll eine Methode entwickelt werden, die von den exakten Eingabedaten abstrahiert. Dieses wird durch eine Propagation von Hamming- und Signaldistanzcharakteristiken erreicht.

Raum:
F 02 (OFFIS)

02.10.2012

Vortragender:
Reef Eilers

Thema:
Alterungsmodellierung auf Systemebene (D&D1)

Zusammenfassung:
Alterungseffekte der Transistoren werden bei modernen Fertigungstechnologien zunehmend problematisch. Die physikalischen Grundlagen der Alterungseffekte sind bekannt, jedoch konnte noch kein schlüssiger Zusammenhang zwischen Transistoralterung und Fehlerrate eines ICs gebildet werden. In dieser Arbeit soll deshalb eine Methode entwickelt werden, so dass Alterung während des Designprozesses berücksichtigt werden kann.

Raum:
F 02 (OFFIS)

16.10.2012

Projektgruppe 'Mobile Solar Power Plant'

Präsentation des Zwischenberichts
Dieser Termin geht von 14:15 bis 17:45 Uhr.

Raum:
F 02 (OFFIS)

27.11.2012

1. Abschlussvortrag einer Bachelorarbeit:
Sebastian Jacob (Betreuer: Ralph Goergen)

Titel der Arbeit:
Effiziente Integration einer Hardware-Komponente in ein Simulink Simulation

Zusammenfassung:
Die wachsende Integration heterogener Komponenten in Eingebetteten Systemen führt zunehmend zu Problemen bei der Verifikation. Ein Teil der Komplexität des Verifikationsproblems entsteht durch die Verwendung verschiedener Modellierungs- und Simulationsumgebungen für verschiedene Aspekte und Teilkomponenten eines Systems. Ein beispielhafter Entwicklungsprozess für MEMS-Komponenten (micro electro-mechanical systems) beginnt die Entwicklung eines System-Modells in Simulink. Dieses Modell wird dann aufgeteilt in analoge und digitale Anteile, die dann jeweils in domänenspezifischen Umgebungen weiterentwickelt werden. Im Fall von digitaler Hardware sind das i.d.R. Hardwarebeschreibungssprachen wie VHDL und SystemC. Die verfeinerten Modelle der einzelnen Komponenten müssen später wieder in das Simulink-Modell integriert werden, um ihre Verifikation auf Systemebene durchführen zu können.
In dieser Arbeit soll anhand eines Beispiels ein Konzept zur effizienten Integration eines VHDL-Modells in eine Simulink-Simulation evaluiert werden. Das Konzept basiert auf einer zyklus-basierten statischen Ablaufplanung des VHDL-Modells. Das so transformierte Modell kann dann sehr einfach in die Simulationssemantik von Simulink integriert werden. Als Beispiel soll in der Arbeit die VHDL-Implementierung einer Gammatone-Filterbank verwendet werden. Die Effizient des Integrationskonzepts soll mithilfe eines Vergleichs mit einem kommerziellen Co-Simulations-Werkzeug, der Simulink Toolbox EDA-Simulator Link, bewertet werden.


2. Abschlussvortrag einer Masterarbeit:
Timo Scheffler (Betreuer: Kiril Schröder)

Titel der Arbeit:
Entwicklung eines dezentralen Lastmanagementverfahrens für vollständig virtualisierte Rechenzentren

Zusammenfassung:
Sowohl die Kapazitäten als auch die Preislage moderner Server bieten in heutiger Zeit vielfache Einsatzmöglichkeiten in den unterschiedlichsten Bereichen der Wirtschaft. Speziell Anbieter von Online-Diensten, wie beispielsweise der Suchmaschinenbetreiber Google, betreiben weltweit mehrere tausend solcher Server (Google: > 1 Mio. ). Mit einer durchschnittlichen Leistungsaufnahme von mehreren 100 Watt pro Server liegt die Größenordnung des Energiebedarfs von ganzen Serverfarmen, die die Grundlage von Cloud-Systemen bilden, im mehrstelligen Megawatt-Bereich. Zusätzlich werden energiehungrige Kühlsysteme benötigt, die die Wärme von den Servern abtransportieren müssen. Berücksichtigt man den stetig steigenden Performancebedarf und Energiepreis, so besteht sowohl aus ökologischer als auch aus ökonomischer Sicht Bedarf an Energiesparmaßnahmen innerhalb solcher Serverfarmen.
Eine vielversprechende Maßnahme liegt in der Virtualisierungstechnik, bei der die Dienste eines Servers in sogenannten virtuellen Maschinen (VMs) betrieben werden. Auf diese Weise lassen sich Dienste mehrerer nicht vollständig ausgelasteter Server zusammen auf einem Server betreiben, wodurch Hardware und folglich Kosten eingespart werden können. Neben diesem als Konsolidierung bezeichneten Effekt lassen sich VMs auch zur Laufzeit zwischen unterschiedlichen Servern verschieben (Live Migration). Neueste Planungsverfahren nutzen diese Flexibilität, um die Hardwarekapazitäten entsprechend dem momentanen Leistungsbedarf möglichst gering zu halten. Das Optimierungsziel besteht also darin, die Anzahl an Servern zu minimieren, da durch ein „Abschalten“ eines Servers sehr viel Energie eingespart werden kann. Das derzeit eingesetzte hauseigene Verfahren betrachtet derzeit lediglich gleichartige Server, also mit gleicher Performance und Energie-Effizienz.
Im Rahmen der Masterarbeit soll es möglich werden, auch Server mit unterschiedlichen Eigenschaften energieoptimierend zu betreiben (simulativ), sowie Server-Gruppen bildende Elemente wie Racks und Chassis zu berücksichtigen. Hierbei soll das Verfahren von seiner derzeit zentralen Steuerung in eine dezentrale Steuerung überführt werden.


Raum:
F02 (OFFIS)

11.12.2012

1. Vortragender: Tayfun Gezgin

Titel der Arbeit: Compositional Analysis Techniques for Parametric Real-Time Systems (D&D1)

Zusammenfassung: The development process of safety-critical embedded systems has become a more and more complex task in the recent years. The increasing number of system functions which are realized by software, inter-dependencies of software tasks and the integration of legacy systems lead to highly complex software intensive systems. Most safety-critical systems have to work in a timely manner in order to deliver the desired service. Therefore, it is important to have rigorous analysis techniques for timing-dependent behaviour in order to be safe and reliable. The development and analysis gets even harder, when the systems are considered in a larger context, where a set of systems work in a collaborative and distributed fashion. These systems build up a larger scale System of Systems (SoS). One of the major aspects of Systems of Systems is its dynamic evolution. New systems can participate in the SoS, existing systems may leave because of failures, or properties may change. Self-adaptiveness gets a crucial property of the SoS, i.e., reconfiguration of the SoS as a reaction on changes within its context. In critical scenarios such reconfigurations have to be finished in a specific period of time and it has to be guaranteed that the system still reacts in a safe manner .The objective of this thesis is the analysis and verification of parametric real-time systems. Parametric systems are a subset of the more general SoS. On the system level, we consider a system architecture with multi-processors interconnected by communication resources. The aim is to work out a compositional state based analysis technique in order to analyse end to end deadlines of such systems. Abstraction techniques will be defined which help to cope with the obtained large state spaces without resulting in too pessimistic results. The adaption and application of these techniques to parametric systems will be analysed in order to e.g. guarantee reconfiguration times and determine the boundaries of provided levels of quality of services.

2. Vortragender:
Gregor Nitsche

Vortrag:
Mitarbeitervorstellung

 

18.12.2012

1. Gastvortragender:
M. Balakrishnan

Titel:
Power Consumption in Multi-core Processors

Zusammenfassung:
Power consumption in processors has become a major concern and clearly that has been one key factor behind growth of multi-core processors to achieve performance rather than single core with increased clock frequency. In this talk we would start by describing the processor power consumption issues as well as motivation for low power multi-core processors. We would also briefly trace the impact on power consumption as the processor architecture evolution mainly focussed on increasing performance. We would finally describe our recent research efforts focussed on multi-core power estimation.

Biografie:
M. Balakrishnan is a Professor in the Department of Computer Science & Engineering at I.I.T. Delhi. He obtained his B.E.(Hons.) in Electronics & Electrical Engg. from BITS Pilani in 1977 and Ph.D. from EE Dept. IIT Delhi in 1985. He worked as a Scientist in CARE, IIT Delhi from 1977 to 1985 where he was involved in designing and implementing real-time DSP systems. For the last 27 years, he is involved in teaching and research in the areas of digital systems design, electronic design automation and embedded systems. He has supervised 8 Ph.D. students, 3 MSR students, 140 M.Tech/B.Tech projects and published nearly 80 conference and journal papers. Further, he has held visiting positions in universities in Canada, USA and Germany. At IIT Delhi, he has been the Philips Chair Professor, Head of the Department of Computer Science & Engineering, Dean of Post Graduate Studies & Research and Deputy Director (Faculty) at IIT Delhi. He has been associated with a number of initiatives to promote research at IIT Delhi.


2. Abschlussvortrag einer Masterarbeit:
Carl Bergemann (Betreuer: Reef Eilers)

Titel der Arbeit:
Modellierung des "Negative Bias Temperature Instability" Effektes

Zusammenfassung:
Einer der wichtigsten Alterungseffekte ist der NBTI (negative bias temperature instability) Effekt, der zu einem kontinuierlichen Anstieg der Laufzeit der PMOS Transistoren in einem System führt. Um Systeme entwickeln zu können, die auch noch nach längerer Laufzeit zuverlässig arbeiten ist eine genaue Vorhersage solcher Alterungseffekte schon beim Entwurf eingebetteter Systeme unerlässlich. Ziel der Arbeit ist es ein taktgenaues/zeitabstraktes Modell in Matlab zu entwickeln, dass eine Simulation für einen Transistor erlaubt.

 

29.01.2013

Vortragender
Dr. Frank Oppenheimer

Titel
New Modeling Concepts for Complex Embedded Systems

Zusammenfassung
The presentation will give an overview on the individual activities and the overall concept of our Competence Center Embedded Systems Design Automation. (formerly known as TC-DHS) Embedded in a vision of future mega cities made of Systems of (cyber physical) systems the presentation will focus on four scenarios namely "Safe autonomous mobility","Mobile smart devices" "Efficient data transmission", "Reliable aging systems". The associated projects and scientific concepts will be presented in relation to these scenarios. The presentation concludes with a common picture trying to put all activities into a common scientific framework.

Raum:
F 02 (OFFIS)

05.03.2013

Vortragender
Maher Fakih

Titel
Towards Performance Analysis of SDFGs Mapped to Shared-Bus Architectures Using Model-Checking

Vortragstyp
Konferenz Vortrag

Zusammenfassung
The timing predictability of embedded systems with hard real-time requirements is fundamental for guaranteeing their safe usage. With the emergence of multicore platforms this task became very challenging. In this work, a model- checking based approach will be described which allows us to guarantee timing bounds of multiple Synchronous Data Flow Graphs (SDFG) running on shared-bus multicore architectures. Our approach utilizes Timed Automata (TA) as a common semantic model to represent software components (SDF actors) and hardware components of the multicore platform. These TA are explored using the UPPAAL model-checker for providing the timing guarantees. Our approach shows a significant precision improvement compared with the worst-case bounds estimated based on maximal delay for every bus access. Furthermore, scalability is examined to demonstrate analysis feasibility for small parallel systems.

Raum:
F 02 (OFFIS)

02.04.2013

Vortragender
Ingo Stierand

Titel
RTP

Vortragstyp
Ringvorlesung (1/4)

Zusammenfassung
Der Entwurf komplexer sicherheitsrelevanter Systeme erfordert weitreichende Maßnahmen zur Absicherung der verschiedenen Anforderungen wie Funktionalität, Sicherheit, Energieverbrauch usw. Die betrachteten Systeme werden häufig in Umgebungen eingesetzt, wie beispielsweise im Straßenverkehr und in der Luftfahrt, in denen hohe Anforderungen durch Zertifizierungsinstanzen bestehen. Die Beherrschbarkeit des Entwurfsprozesses, um Entwicklungszeiten und -kosten kontrollierbar zu halten, ist für diese Systeme eine große Herausforderung.
Die Reference Technology Platform (RTP) bietet ein Rahmenwerk zur Beherrschung der Komplexität von Entwurfsprozessen für solche Systeme. In der RTP können drei Ebenen unterschieden werden. Die semantische Ebene bietet alle wesentlichen Elemente zur Durchführung modell- und kontrakt-basierter Entwurfsprozesse. Wesentlich hierbei ist die durchgängige formale Nachverfolgbarkeit von System-Anforderungen durch den gesamten Entwurfsraum. Die Werkzeugebene definiert wie die semantische Ebene genutzt werden kann, und die Interoperabilitäts-Ebene beschreibt wie die einzelnen Entwurfsschritte werkzeug-gestützt ineinandergreifen. Der Vortrag gibt einen ersten Einblick in den Aufbau der RTP und beleuchtet anhand von Beispielen konkrete Anwendungsszenarien.

Beschreibung
Die vier Vorträge der Ringvorlesung dienen als Vorbereitung für die anstehende Klausurtagung des CC-ESDA und sollten deshalb möglichst von jedem Mitarbeiter besucht werden.

Raum:
F 02 (OFFIS)

16.04.2013

Vortragender
Gregor Nitsche

Titel
Establishing Power Contracts for Cross-Abstraction-Layer Power Modeling

Vortragstyp
Ringvorlesung (2/4)

Zusammenfassung
Today's complex system on chip design-flows mostly lack consistently bridging the gaps between different abstraction levels for extra-functional modeling. Especially for continuous and cross-domain properties no comprehensive formalisms for specification, exploration and refinement/abstraction are available. To stride forward towards continuous consistency, this presentation proposes to apply the formal concepts of contract-based design to power properties – onwards denoted as 'Power Contracts' – as an example for the formal development of continuous, extra-functional cross-domain properties across different abstraction levels.

Beschreibung
Die vier Vorträge der Ringvorlesung dienen als Vorbereitung für die anstehende Klausurtagung des CC-ESDA und sollten deshalb möglichst von jedem Mitarbeiter besucht werden.

Raum:
F 02 (OFFIS)

23.04.2013

Vortragender
Tim Schmidt

Titel
A Program State Machine Based Virtual Processing Model in SystemC

Vortragstyp
Abschlussvortrag

Zusammenfassung
The Program State Machine (PSM) Model of Computation offers a rich set of modeling elements to describe behavioral and structural hierarchy, concurrency, synchronization, state transitions and timing. With the rising software complexity of today’s embedded systems the use of Real-Time Operating Systems (RTOS) has become state-of-the-art for nearly all System on Chip designs. Regrettably, the PSM model itself has insufficient support for the specification of the preemptive dynamic scheduling behavior of an RTOS. In this master thesis we propose a model for dynamically dispatching PSM models on a virtual processing element. Our model aims to abstract from the targeted RTOS and the processor core through execution time annotations and a flexible preemptive scheduler model. Mapping a PSM model to a set of scheduled virtual processing elements only involves minor model transformation effort and enables early exploration of different processing element mappings and scheduling policies. The implementation of our virtual processing model for PSMs is realized on top of the new SystemC process control statements. We evaluate the proposed virtual processing model using a canny edge detection filter.

Raum:
F 02 (OFFIS)

21.05.2013

Vortragender
Philipp Reinkemeier

Titel
Compositional Timing Analysis of Real-Time Systems based on Resource Segregation Abstraction

Vortragstyp
OS1

Zusammenfassung
For most embedded safety-critical systems not only the functional correctness is of importance, but they must provide their services also in a timely manner. Therefore, it is important to have rigorous analysis techniques for determining timing properties of such systems. The ever increasing complexity of such real-time systems calls for compositional analysis techniques, where timing properties of local systems are composed to infer timing properties of the overall system. In analytical timing analysis approaches the dynamic timing behavior of a system is characterized by mathematical formulas abstracting from the state-dependent behavior of the system. While these approaches scale well and also support compositional reasoning, the results often exhibit large over-approximations. The presented approach for compositional timing analysis is based on omega-regular languages, which can be employed in automata-based model-checking frameworks. To tackle the scalability problem due to state-space explosion, a technique is presented abstracting from an application by means of its resource demands. The technique allows to carry out an analysis independently for each application that shall be deployed on the same platform using its granted resource supply. Integration of the applications on the platform can then be analyzed based on the different resource supplies without considering details of the applications.

Raum:
F 02 (OFFIS)

11.06.2013

Vortragender
Philipp Ittershagen

Titel
Hierarchical Real-Time Scheduling in the Multi-Core Era – An Overview

Vortragstyp
Konferenzpaper

Zusammenfassung
With the accelerating pervasiveness of multi-core platforms in the embedded domains and the on-going need for more computational power and increased integration, multi-core scheduling for real-time and mixed-critical applications is an active research topic. In this paper, we give an overview on the history and the current state-of-the-art on multi-core real-time scheduling. A special focus is put on shared resource access protocols and hierarchical scheduling approaches, both of which are increasingly important due to the higher spatial integration and stronger coupling between the different subsystems, both on the application and on the multi-core architectural level. Moreover, hierarchical scheduling is a promising approach in the area of mixed-criticality systems to enable composability and segregation, which is needed to cope with the complexity of such systems. This survey will be of interest to researchers and practitioners in the field of real-time scheduling for multi-core systems.

Raum:
D 21 (OFFIS)

25.06.2013

Vortragender
Christian Nesemann

Titel
Evaluierung von PMD-Sensorik für Fahrerassistenzsysteme

Vortragstyp
Abschlussvortrag(MA)

Zusammenfassung
Bei einem Photonic Mixer Device (PMD)-Sensor handelt es sich um ein auf Licht basierendes Abstandsmesssystem, welches die direkte Generierung von Tiefenbildern in einem Schritt ermöglicht. Im Rahmen einer Masterarbeit wurde anhand eines solchen Sensors die Eignung hinsichtlich Fahrerassistenzsystemen untersucht. Zu diesem Zweck erfolgte eine Einordnung der Sensorik gegenüber anderen optischen Messverfahren sowie eine Funktionsbeschreibung. Weiter wurden Untersuchungen hinsichtlich des Verhaltens bei unterschiedlich reflektierenden Materialien durchgeführt und zu berücksichtigende Eigenarten der Sensorik evaluiert und analysiert. Im weiteren Verlauf der Arbeit wurde näher auf die Rohdatenaufbereitung und -verwertung eingegangen. In diesem Zusammenhang wurden zudem mögliche Segmentierungsverfahren beschrieben sowie ein eigenes implementiertes Segmentierungsverfahren näher vorgestellt. Im Abschluß erfolgte eine Erläuterung eines Trackingverfahrens das die Verfolgung einer Person anhand der generierten Segmente ermöglichte, sowie der dabei erreichten Ergebnisse.

Raum:
D 21 (OFFIS)

02.07.2013

Vortragender
Dr. Domenik Helms

Titel
Der Einfluss von Variationen auf nanometrische integrierte Systeme

Zusammenfassung
Während sich die Größe der in heutigen Technologien eingesetzten Transistoren den atomaren Dimensionen nähert, gewinnen Variationen in der Herstellung (Prozessvariationen), in der Umgebung (z.B. Temperatur und Spannung) und über die Laufzeit (Alterung) immer größeren Einfluss. Es wird in diesem Vortrag auf die Grundlagen und Quellen, sowie die Auswirkungen dieser Effekte eingegangen.

Raum:
F 02 (OFFIS)

23.07.2013

Gastvortrag IMMS

Zeitrahmen
10:00 - 12:00

1. Vortrag
Institutspräsentation: „IMMS GmbH – Das Institut für Mikroelektronik- und Mechatronik Systeme“

Vortragender
E. Hennig – IMMS GmbH, Ilmenau

2. Vortrag
Minimization of Event Processing Latency in Temporally Decoupled Simulation of SystemC Models by Dynamic Prediction of Optimal Time Quanta

Vortragende
G. Gläser, E. Hennig – IMMS GmbH, Ilmenau

3. Vortrag
Institutspräsentation: „OFFIS e.V. – Oldenburger Forschungs- und Entwicklungsinstitut für Informatik-Werkzeuge und -Systeme“

Vortragender
Prof. Dr.-Ing. Wolfgang Nebel

Raum:
F 02 (OFFIS)

13.08.2013

Vortragender
Henning Elbers

Titel
Entwicklung und Integration eines Frameworks zur Analyse von OSSS-RMI Kommunikationsvorgängen in Multi-Prozessor-Systemen

Vortragstyp
Bachelor Zwischenvortrag

Zusammenfassung
Die Entwurfsphasen eines eingebetteten Systems beinhalten neben der reinen Entwicklung vor allem die Analyse und Verifikation der Hard- und Softwarekomponenten. Die kontinuierliche Steigerung der Komplexität eingebetteter Systeme aufgrund des Fortschritts in der Halbleitertechnik setzt neue Maßstäbe an die Werkzeuge eines Designers, da die Analyse des Gesamtsystems umso herausfordernder ist, je komplexer die Interaktionen zwischen den Hard- und Softwarekomponenten stattfinden.
Für den Entwurf und die Simulation von komplexen, eingebetteten Systemen mit Hard- und Softwarekomponenten wird am OFFIS seit einiger Zeit die auf SystemC basierende OSSS-Methodik entwickelt. Dabei wird ein System zunächst aus Sicht der Applikation in Form von Strukturblöcken (SystemC-Module, OSSS Software Tasks und OSSS Shared Objects) beschrieben. Anschließend können diese Blöcke auf einer virtuellen Zielplattform instantiiert und simuliert werden. Software Tasks werden dabei cross-compiliert und auf einem Instruction-Set-Simulator (ISS) ausgeführt. Shared Objects sind einerseits als dedizierte Hardware-Bausteine und andererseits auf lokalen oder gemeinsam genutzten Speicherblöcken abbildbar. Das generische Linux-Treiberframework rmi4linux erlaubt dabei die transparente Nutzung einer definierten HW/SW-Schnittstelle zur Anbindung von Tasks an Shared Objects auf der virtuellen Plattform.
In früheren Arbeiten wurde bereits eine Simulation eines abstrakten OSSS Modells auf einer virtuellen Plattform durchgeführt. Für die Kommunikation zwischen Tasks und Shared Objects wird in OSSS das sogenannte OSSS Remote Method Invocation-Verfahren (RMI) verwendet. Der Linux-Treiber rmi4linux setzt dieses Protokoll für den Zugriff auf (Hardware-) Shared Objects in Form von memory-mapped I/O um. Für die Betrachtung der Protokoll-Zustände eines Tasks wurden dem Treiber-Code Annotationen hinzugefügt, welche während der Simulation von einem sog. Monitor erfasst werden können. Gleichzeitig existiert in dem eingesetzten Analyse-Werkzeug Virtual Platform Analyzer die Möglichkeit zur Betrachtung von Abläufen in der Simulation, sogenannten Traces.
Ziel dieser Arbeit ist nun die Erfassung und Darstellung der RMI Protokollzustände von Tasks mithilfe eines Monitors, welcher die bereitgestellte generische Schnittstelle von Synopsys Virtual Platform Architect nutzt, um die Zustände des RMI Protokolls über die Zeit als Trace in der Analyseumgebung darzustellen. Konkret soll der zu entwickelnde Monitor die einzelnen Protokollphasen der HW/SW-Kommunikation aus Sicht der im System vorhandenen Tasks im Analyse-Werkzeug Virtual Platform Analyzer darstellen können. In der Evaluation sollen anhand eines gegebenen Anwendungsfalls beispielhafte Messungen durchgeführt werden, welche die Granularität der Aufzeichnungen und den Mehraufwand durch das Framework zeigen.

Raum:
F 02 (OFFIS)

20.08.2013

Vortragender
Matthias Larisch

Titel
Minimal-invasive Power- und Timing-Instrumentierung von C-Code

Vortragstyp
Master-Zwischenvortrag

Zusammenfassung
Bei der Entwicklung von eingebetteten Systemen ist aus verschiedenen Gründen ein deutlicher Trend von dedizierter Hardware (ASIC) hin zum Einsatz flexibler Prozessoren zu erkennen. Neben der kürzeren Entwicklungszeit von Software gegenüber Hardware (Time-To-Market) sowie den damit verbundenen geringeren Kosten ist auch die Flexibilität deutlich größer. Gerade in Bezug auf Produktaktualisierungen, die in einer heutigen Zeit durch sich ständig weiterentwickelnde Anforderungen notwendig werden (wie z.B. der fortlaufenden Weiterentwicklung von Audio-/Video-Codecs), sind Software ausführende Prozessoren einer dedizierten Hardwareentwicklung deutlich überlegen. Dem gegenüber steht im Allgemeinen aber ein im direkten Vergleich höherer Energiebedarf sowie eine längere Ausführungszeit. Gerade bei einem mobilen Einsatz ist neben der Performance der Energiebedarf zudem häufig ein limitierender Faktor. Beide Aspekte müssen also schon bei der Entwicklung von Algorithmen und bei der Wahl des Prozessors berücksichtigt werden. Um dies zu ermöglichen sind Abschätzungs- und Simulationsmethoden notwendig. In dieser Masterarbeit soll eine annotationsbasierte Verlustleistungs- und Ausführungszeituntersuchung für Software entwickelt werden, die auf ARMv5 Single-Core Prozessoren – zunächst ohne die Betrachtung von Prozessor-Features wie Caches, Out-Of-Order Execution, Branch Prediction, usw. – ausgeführt wird. Die Software liegt dafür zu Beginn als C-Code vor und soll als Ergebnis in angereicherter Form ebenfalls als C-Code wieder ausgegeben werden. Die durchgeführten Annotation sollen dabei einen möglichst minimal-invasiven Eingriff in den ursprünglichen Code darstellen. Insbesondere soll die Lesbarkeit des Ursprungscodes erhalten bleiben.

Raum:
F 02 (OFFIS)

05.09.2013

Sondertermin

Typ
Probevorträge PATMOS Special Session Probevorträge

Vortrag 1
Power Contracts: A Formal Way Towards Power-Closure

Vortragender
Gregor Nitsche

Abstrakt
Since energy consumption continuously becomes a limiting factor for today’s microelectronics, power-aware design space exploration won significant importance in the design flows. Being strongly dependent on future design decisions and low-level parameters, the challenge results, how to derive power estimates from uncertain knowledge about later implementation details. For that purpose, high-level approaches are available, which either perform top-down synthesis and a power characterization of the concrete low-level system or re-use abstract characteristics of high-level components to derive power models and to calculate the power consumption of the composed system. Hence, these ap- proaches suffer either performance or accuracy, due to the trade- off between generating and considering implementation details respectively due to the inaccuracy of abstractions. Additionally, reliability of such estimations is uncertain, since system and component power models lack general validity and a traceable provability within the composed, extra-functional design space of power, function and time. To address this lack of power-closure, this paper suggests power contracts to formalize power properties and as a founda- tion for a more traceable, provable and thus reliable power-aware design flow. For that purpose, we introduce the formal basics of contract-based design, discuss their improvements within the design flow and propose their application within the domain of power, giving an outlook on a formal way towards power-closure.

Vortrag 2
Enabling Energy-Aware Design Decisions for Behavioural Descriptions Containing Black-Box IP Components

Vortragender
Lars Kosmann

Abstrakt
The abstraction level of designing digital circuits is rising since high-level synthesis tools are gaining acceptance and are available from different vendors. Simultaneously, the demand for accurate energy estimations on higher abstraction levels is increasing. But estimating energy on these abstraction levels is a difficult task since switching capacitances and area depend on scheduling and allocation decisions which are made during high-level synthesis. In this paper a current energy estimation methodology is extended by a power estimation approach to enable energy- aware design designs on behavioural level. The energy estimation uses control-flow information to model energy and runtime of a component while the power estimation approach generates power and protocol state machines by monitoring external port behaviour and putting it in relation to power dissipation. The methodology is evaluated for a linear predictive coding algorithm receiving its input data from a memory block which is provided as a black-box IP-component. By using the presented estimation methodology, it can be decided at behavioural level whether the usage of this memory element violates a given power budget. The average estimation error for energy is 12.55% while runtime can be estimated with an error of 1.5%.

Raum:
F 02 (OFFIS)

08.10.2013

Titel
Entwicklung und Integration eines Frameworks zur Analyse von OSSS-RMI Kommunikationsvorgängen in Multi-Prozessor-Systemen

Typ
Bachelor Abschlussvortrag

Vortragender
Henning Elbers

Beschreibung
Die Entwurfsphasen eines eingebetteten Systems beinhalten neben der reinen Entwicklung vor allem die Analyse und Verifikation der Hard- und Softwarekomponenten. Die kontinuierliche Steigerung der Komplexität eingebetteter Systeme aufgrund des Fortschritts in der Halbleitertechnik setzt neue Maßstäbe an die Werkzeuge eines Designers, da die Analyse des Gesamtsystems umso herausfordernder ist, je komplexer die Interaktionen zwischen den Hard- und Softwarekomponenten stattfinden. Für den Entwurf und die Simulation von komplexen, eingebetteten Systemen mit Hard- und Softwarekomponenten wird am OFFIS seit einiger Zeit die auf SystemC basierende OSSS-Methodik entwickelt. Dabei wird ein System zunächst aus Sicht der Applikation in Form von Strukturblöcken (SystemC-Module, OSSS Software Tasks und OSSS Shared Objects) beschrieben. Anschließend können diese Blöcke auf einer virtuellen Zielplattform instantiiert und simuliert werden. Software Tasks werden dabei cross-compiliert und auf einem Instruction-Set-Simulator (ISS) ausgeführt. Shared Objects sind einerseits als dedizierte Hardware-Bausteine und andererseits auf lokalen oder gemeinsam genutzten Speicherblöcken abbildbar. Das generische Linux-Treiberframework rmi4linux erlaubt dabei die transparente Nutzung einer definierten HW/SW-Schnittstelle zur Anbindung von Tasks an Shared Objects auf der virtuellen Plattform. In früheren Arbeiten wurde bereits eine Simulation eines abstrakten OSSS Modells auf einer virtuellen Plattform durchgeführt. Für die Kommunikation zwischen Tasks und Shared Objects wird in OSSS das sogenannte OSSS Remote Method Invocation-Verfahren (RMI) verwendet. Der Linux-Treiber rmi4linux setzt dieses Protokoll für den Zugriff auf (Hardware-) Shared Objects in Form von memory-mapped I/O um. Für die Betrachtung der Protokoll-Zustände eines Tasks wurden dem Treiber-Code Annotationen hinzugefügt, welche während der Simulation von einem sog. Monitor erfasst werden können. Gleichzeitig existiert in dem eingesetzten Analyse-Werkzeug Virtual Platform Analyzer die Möglichkeit zur Betrachtung von Abläufen in der Simulation, sogenannten Traces. Ziel dieser Arbeit ist nun die Erfassung und Darstellung der RMI Protokollzustände von Tasks mithilfe eines Monitors, welcher die bereitgestellte generische Schnittstelle von Synopsys Virtual Platform Architect nutzt, um die Zustände des RMI Protokolls über die Zeit als Trace in der Analyseumgebung darzustellen. Konkret soll der zu entwickelnde Monitor die einzelnen Protokollphasen der HW/SW-Kommunikation aus Sicht der im System vorhandenen Tasks im Analyse-Werkzeug Virtual Platform Analyzer darstellen können. In der Evaluation sollen anhand eines gegebenen Anwendungsfalls beispielhafte Messungen durchgeführt werden, welche die Granularität der Aufzeichnungen und den Mehraufwand durch das Framework zeigen.

Raum:
F 02 (OFFIS)

05.11.2013

Titel 1. Vortrag
Durchgängige Werkzeugkette (Toolinteroperabilität)

Typ
CC-ESDA Klausurtagungsbeitrag

Verantwortlicher
Dr. Domenik Helms

Beschreibung
Die Ergebnisse der CC-ESDA Klausurtagung 2013 werden von den einzelnen Gruppen im Rahmen des Oberseminars vorgestellt. Diese Termine stellen die Möglichkeit dar näher auf einzelne Gruppen und ihre Ideen einzugehen.

Titel 2. Vortrag
„Beyond Functional -- Full System Simulation in High-Performance Computing”

Typ
Übersichtsvortrag

Vortragender
Jörg Walter

Beschreibung
In the recently started FiPS project, OFFIS groups HDM and ANI help to create a design flow for heterogeneous supercomputers encompassing technologies like CPUs, embedded CPUs, and FPGAs. Since we are new to this area, this talk gives a short introduction into supercomputing basics and then presents existing approaches to simulation and design space exploration of systems that are too big for traditional functional simulation. In particular, it will show several parallels between design of embedded systems and supercomputing applications.

Raum:
D 21 (OFFIS)

12.11.2013

Titel
Verknüpfung von formaler Verifikation und Simulation

Typ
CC-ESDA Klausurtagungsbeitrag

Verantwortlicher
Tayfun Gezgin

Beschreibung
Die Ergebnisse der CC-ESDA Klausurtagung 2013 werden von den einzelnen Gruppen im Rahmen des Oberseminars vorgestellt. Diese Termine stellen die Möglichkeit dar näher auf einzelne Gruppen und ihre Ideen einzugehen.

Raum:
D 21 (OFFIS)

19.11.2013

Titel
Design Space Exploration

Typ
CC-ESDA Klausurtagungsbeitrag

Verantwortlicher
Matthias Büker

Beschreibung
Die Ergebnisse der CC-ESDA Klausurtagung 2013 werden von den einzelnen Gruppen im Rahmen des Oberseminars vorgestellt. Diese Termine stellen die Möglichkeit dar näher auf einzelne Gruppen und ihre Ideen einzugehen.

Raum:
F 02 (OFFIS)

10.12.2013

Titel
Minimal-invasive Power- und Timing-Instrumentierung von C-Code

Typ
Masterarbeit Abschlussvortrag

Vortragender
Matthias Larisch

Beschreibung
Bei der Entwicklung von eingebetteten Systemen ist aus verschiedenen Gründen ein deutlicher Trend von dedizierter Hardware (ASIC) hin zum Einsatz flexibler Prozessoren zu erkennen. Neben der kürzeren Entwicklungszeit von Software gegenüber Hardware (Time-To-Market) sowie den damit verbundenen geringeren Kosten ist auch die Flexibilität deutlich größer. Gerade in Bezug auf Produktaktualisierungen, die in einer heutigen Zeit durch sich ständig weiterentwickelnde Anforderungen notwendig werden (wie z.B. der fortlaufenden Weiterentwicklung von Audio-/Video-Codecs), sind Software ausführende Prozessoren einer dedizierten Hardwareentwicklung deutlich überlegen. Dem gegenüber steht im Allgemeinen aber ein im direkten Vergleich höherer Energiebedarf sowie eine längere Ausführungszeit. Gerade bei einem mobilen Einsatz ist neben der Performance der Energiebedarf zudem häufig ein limitierender Faktor. Beide Aspekte müssen also schon bei der Entwicklung von Algorithmen und bei der Wahl des Prozessors berücksichtigt werden. Um dies zu ermöglichen sind Abschätzungs- und Simulationsmethoden notwendig.
In dieser Masterarbeit soll eine annotationsbasierte Verlustleistungs- und Ausführungszeituntersuchung für Software entwickelt werden, die auf ARMv5 Single-Core Prozessoren – zunächst ohne die Betrachtung von Prozessor-Features wie Caches, Out-Of-Order Execution, Branch Prediction, usw. – ausgeführt wird. Die Software liegt dafür zu Beginn als C-Code vor und soll als Ergebnis in angereicherter Form ebenfalls als C-Code wieder ausgegeben werden. Die durchgeführten Annotation sollen dabei einen möglichst minimal-invasiven Eingriff in den ursprünglichen Code darstellen. Insbesondere soll die Lesbarkeit des Ursprungscodes erhalten bleiben.

Raum:
F 02 (OFFIS)

17.12.2013

Titel
Contract-based Design for Extra-Functional Properties

Typ
Research Talk

Vortragender
Philipp A. Hartmann

Beschreibung
The recently started CONTREX project combines several ongoing research activities in the CC-ESDA groups ANI, HDM (and EEA). Based on the results of the COMPLEX project and integrating new methods and tools from the Enersave and ARAMiS projects, the OFFIS activities in CONTREX will further improve a holistic view on extra-functional requirements and properties throughout the design flow. In this talk, the OFFIS background and the main research goals for CONTREX are presented.

Raum:
F 02 (OFFIS)

 

13.01.2014

Vortrag 1
Neue Ansätze zur Task-Verteilung in Many-Core-Systemen

Zeit
13:30

Typ
Gastvortrag

Verantwortlicher
Prof. Christian Haubelt (Lehrstuhl für Eingebettete Systeme an der Universität Rostock)

Beschreibung
Die Anzahl an Prozessoren auf einem einzelnen Chip steigt weiter stetig an. Vor diesem Hintergrund wird eine optimale Verteilung der Tasks auf Prozessoren zunehmend schwierig. In diesem Vortrag werden zwei neue Ansätze zur Task-Verteilung in Many-Core-Systemen vorgestellt. Zum einen wird ein Offline-Verfahren basierend auf ASP-Solving präsentiert. Dieses nutzt die in ASP-Solvern eingebauten Möglichkeiten zur Bestimmung von Erreichbarkeitsmengen, um hierdurch bereits während der Task-Verteilung komplexe Routing-Entscheidungen zu berücksichtigen. Das zweite Verfahren ist ein Online-Verfahren, welches auf dem Prinzip des Stream-Rewriting basiert. Hierbei werden Tasks und deren Kommunikation als eine lineare Datenstruktur, dem sogenannten Stream, repräsentiert. Berechnungen und Kommunikation werden auf dem Stream mittels lokaler Ersetzungsregeln realisiert. Durch die Lokalität der Operationen hat dieses Verfahren Potential, viele Anwendungen gleichzeitig auf eine enorm große Anzahl an Prozessoren abzubilden.
Christian Haubelt absolvierte 2001 den Diplomstudiengang in Elektrotechnik an der Universität Paderborn. 2005 wurde er von der Technischen Fakultät der Friedrich-Alexander-Universität Erlangen-Nürnberg im Fach Informatik promoviert. Dort habilitierte er sich im Jahr 2010 im Bereich der Technischen Informatik. Seit 2011 ist er Inhaber des Lehrstuhls für Eingebettete Systeme an der Universität Rostock. Seine Forschungsinteressen umfassen den Entwurf Eingebetteter und Cyber-Physikalischer Systeme, Entwurfsmethodik auf der Systemebene, Entwurfsautomatisierung und Entwurfsraumexploration.

Vortrag 2
Bridging the Gap Between Precise RT-Level Power/Timing Estimation and Fast High-Level Simulation

Zeit
15:00

Typ
Promotion

Verantwortlicher
Kai Hylla

Raum:
F 02 (OFFIS)

 

21.01.2014

Titel
Codegenerator zur automatischen Konfiguration eines Ausführungszeit-Analyse- Frameworks für Anwendungen aus der digitalen Signalverarbeitung

Typ
Bachelor-Zwischenvortrag

Vortragender
Christof Schlaak

Beschreibung
Die Entwicklung eingebetteter Hardware/Software-Systeme erfolgt heutzutage in der Regel modell- getrieben, d.h. im Laufe der Entwicklung werden verschiedene Modelle eines Systems entwickelt, die unterschiedlichen Abstraktionsebenen und Perspektiven entsprechen und letztlich das zu entwickelnde Endprodukt in allen seinen relevanten Eigenschaften beschreibt. Für Anwendungen aus der digitalen Signalverarbeitung bieten Synchrone Datenflussgraphen (SDFG) eine formale Semantik für die Beschreibung des Verhaltens. Die restriktive SDF Semantik erlaubt die Analyse bzgl. der zyklischen/deterministischen Ausführbarkeit (schedulability), der Erkennung von Deadlocks und der Puffergrößen für die Kommunikation. Außerdem lassen sich SDFGs, die auf einer Multi-core Plattform ausgeführt werden sollen, wesentlich einfacher analysieren (bzgl. der Ausführungszeiten) als Applikationen die in nicht-formalen und weniger restriktiven Berechnungsmodellen modelliert sind. Mit „Timed-automata“ kann man die zeitlichen Abläufe von Eingebetteten Systemen (Software und Hardware) modellieren, und dann mit Hilfe eines entsprechenden Model-Checkers (z.B. UPPAAL) eine formale Verifikation ausführen um zeitliche Anforderungen zu prüfen.
Es existieren bereits Vorarbeiten, die es ermöglichen digitale Signalverarbeitungsanwendungen (als SDFGs modelliert) unter der Angabe einer Abbildung auf eine Multi-Core Architektur, mit geschätzten Ausführungs- und Kommunikationszeiten, in ein Netzwerk aus Timed-Automata in UPPAAL abzubilden. In dem UPPAAL-Modell können dann entsprechende Timing-Analysen bzgl. der Abbildung auf die gewählte Zielarchitektur durchgeführt werden, Bisher erfolgte die Erstellung des UPPAAL-Analysesystems in aufwendiger Handarbeit. Ziel der Bachelorarbeit ist es ausgehend von XML-Beschreibung digitaler Signalverarbeitungsanwendungen (modelliert als SDFGs), der Multicore-Zielarchitektur, und einem entsprechenden Mapping der SDFGs auf die Multicore-Plattform, einen Codegenerator zu automatischen Generierung des UPPAAL Analysesystems zu implementieren.

Raum:
F 02 (OFFIS)

28.01.2014

Titel
Multicore Performance analysis of a Multi-phase Electrical Motor Controller

Typ
D+D2

Vortragender
Maher Fakih

Beschreibung
The timing predictability of embedded systems with hard real-time requirements is fundamental for guaranteeing their safe usage. With the emergence of multicore platforms this task becomes even more challenging, because of shared processing, communication and memory resources. In this talk, a combination of a simulative method with a performance analysis based on model-checking is proposed.
The simulative approach is used for functional validation of the Synchronous Data Flow Application (SDFA) implementation and its mapping on the targeted hardware platform. In our proposed methodology, we are using a binary-compatible and cycle-accurate virtual platform representation to simulate and map all relevant architectural properties to our analytical performance model. In combination, the model-checking based method allows to guarantee timing bounds of multiple Synchronous Data Flow Application (SDFA) implementations. This approach utilizes Timed Automata (TA) as a common semantic model to represent WCET of software components (SDF actors) and access protocols including timing of shared buses, shared DMAs, private local and shared memories of the multicore platform. The resulting network of TA is analyzed using the UPPAAL model-checker for providing safe timing bounds of the implementation.
We demonstrate our approach using a multi-phase electric motor control algorithm (modeled as SDFA) mapped to Infineon's TriCore-based Aurix multicore hardware platform.

Raum:
F 02 (OFFIS)

29.04.2014

Vortrag 1/2

Titel
Abstraction of aging models for high level degradation prediction

Typ
D&D2

Vortragender
Reef Eilers

Beschreibung
After dynamic power, leakage and variation, aging is the newest effect having significant impact on design methodologies. Unlike variation, which describes differences in circuit behavior that occur during production, aging characterizes behavioral changes over circuit lifetime. Two very important aging effects are „Negative bias temperature instability“ (NBTI) and „Hot-carrier degradation“ (HCD), having an impact on circuit delay, which may induce failures. Therefore, design methodologies have to account for predicted delay degradation as function of circuit lifetime. Since NBTI and HCD are highly dependent on the device history (e.g. off-times, dynamic voltage scaling or changing temperature), a realistic delay prediction has to incorporate changing device conditions based on mission scenarios.
Currently, there're very accurate transistor aging models of these degradation effects, which can't be applied for complete RT components due to computational load and analytical approaches, which can't support varying conditions. Based on these analytical approaches the first gate level techniques are published by academia.
Main goal of our methodology is to abstract the accurate transistor aging models, enabling a fast, accurate and mission scenario aware simulation method for NBTI and HCD. The principle approach of the published gate level techniques will be utilized in combination with the abstract transistor models in order to provide an efficient and mission scenario aware gate level delay degradation model. Therefore, delay degradation simulations of complete RT components can be performed on gate level for different mission scenarios.

Vortrag 2/2

Titel
Bewertung und Optimierung der Zuverlässigkeit von Systemen

Typ
D&D2

Vortragender
Malte Metzdorf

Beschreibung
Durch die zunehmende Erhöhung der Funktionen eines in heutiger Zeit entwickelten digitalen Systems und der außerdem kürzeren Entwicklungsphasen ist es immer wichtiger geworden, bereits in den Designphasen nicht nur Aussagen über funktionale Eigenschaften eines Systems zu treffen, sondern auch schon zu einem frühen Zeitpunkt über nicht funktionale Eigenschaften. Zusätzlich treten durch die Nutzung immer kleinerer Strukturgrößen bei der Herstellung solcher Systeme (unter 100nm) häufiger neue Probleme bzgl. Alterung und Zuverlässigkeit auf. Zu diesen Alterungseffekten zählen sowohl allbekannte Alterungseffekte wie Elektromigration als auch Degradationseffekte wie Negative bias temperature instability (NBTI) und Hot carrier injection (HCI). Zusätzlich zu den Problemen mit den kleineren Strukturen erhöhen sich durch den Übergang zu 3D-Systemen noch die Verlustleistungsdichte und damit die Temperaturen der Systeme, so dass die negativen Effekte noch weiter verstärkt werden. Mit dieser Arbeit soll ein Flow entwickelt werden, der es ermöglicht, sowohl thermische als auch wichtige Alterungseffekte zu simulieren um so eine Aussage über die Temperaturen und die Zuverlässigkeit eines Systems zu ermöglichen. Mit Hilfe dieser Aussagen über die simulierten Systeme sollen die so gewonnenen Informationen in dieser Arbeit genutzt werden, um in einer frühen Designphase die Einflüsse der Effekte auf das Systemverhalten zu sehen und eine Optimierung der Systeme durchzuführen. Der Schwerpunkt der Arbeit liegt auf der Abschätzung der Temperatur des Systems, sowie der Bereitstellung der Informationen, die für die Simulation benötigt werden.

Raum:
F 02 (OFFIS)

06.05.2014

Titel
Codegenerator zur automatischen Konfiguration eines Ausführungszeit-Analyse- Frameworks für Anwendungen aus der digitalen Signalverarbeitung

Typ
Bachelor-Abschlussvortrag

Vortragender
Christof Schlaak (Betreuer: Maher Fakih)

Beschreibung <br/>Die Entwicklung eingebetteter Hardware/Software-Systeme erfolgt heutzutage in der Regel modell- getrieben, d.h. im Laufe der Entwicklung werden verschiedene Modelle eines Systems entwickelt, die unterschiedlichen Abstraktionsebenen und Perspektiven entsprechen und letztlich das zu entwickelnde Endprodukt in allen seinen relevanten Eigenschaften beschreibt. Für Anwendungen aus der digitalen Signalverarbeitung bieten Synchrone Datenflussgraphen (SDFG) eine formale Semantik für die Beschreibung des Verhaltens. Die restriktive SDF Semantik erlaubt die Analyse bzgl. der zyklischen/deterministischen Ausführbarkeit (schedulability), der Erkennung von Deadlocks und der Puffergrößen für die Kommunikation. Außerdem lassen sich SDFGs, die auf einer Multi-core Plattform ausgeführt werden sollen, wesentlich einfacher analysieren (bzgl. der Ausführungszeiten) als Applikationen die in nicht-formalen und weniger restriktiven Berechnungsmodellen modelliert sind.
Mit "Timed-automata" kann man die zeitlichen Abläufe von Eingebetteten Systemen (Software und Hardware) modellieren, und dann mit Hilfe eines entsprechenden Model-Checkers (z.B. UPPAAL) eine formale Verifikation ausführen um zeitliche Anforderungen zu prüfen. Es existieren bereits Vorarbeiten, die es ermöglichen digitale Signalverarbeitungsanwendungen (als SDFGs modelliert) unter der Angabe einer Abbildung auf eine Multi-Core Architektur, mit geschätzten Ausführungs- und Kommunikationszeiten, in ein Netzwerk aus Timed-Automata in UPPAAL abzubilden. In dem UPPAAL-Modell können dann entsprechende Timing-Analysen bzgl. der Abbildung auf die gewählte Zielarchitektur durchgeführt werden.
Bisher erfolgte die Erstellung des UPPAAL-Analysesystems in aufwendiger Handarbeit. Ziel der Bachelorarbeit ist es ausgehend von XML-Beschreibung digitaler Signalverarbeitungsanwendungen (modelliert als (mehrere) SDFGs), der Mehrkern-Zielarchitektur, und einem entsprechenden Mapping der SDFGs auf die Mehrkern-Plattform, einen Codegenerator zu automatischen Generierung des UPPAAL Analysesystems zu implementieren.

Raum:
F 02 (OFFIS)

24.06.2014

Titel
Charakterisierung und Modellierung der Verlustleistung eingebetteter Speicherblöcke unterschiedlicher FPGAs

Typ
Bachelor-Zwischenvortrag

Vortragender
Wiebke Wessels (Betreuer: Axel Reimer)

Beschreibung
In dieser Bachelorarbeit soll die Verlustleistung der Block RAMs in verschiedenen FPGAs der Firma Xilinx untersucht werden. Hierzu sollen Testdesigns entwickelt bzw. ausgewählt werden und diese unter verschiedenen Szenarien (lesender Zugriff, schreibender Zugriff, Aktivität, ...) simuliert werden, um die entstehende Verlustleistung zu ermitteln. Die Erkenntnisse sollen genutzt werden, um einen Charakterisierungsprozess und eine Modellbildung für die Verlustleistung der Block RAMs durchzuführen und das Modell für verschiedene FPGAs anzuwenden. Im Vordergrund steht hierbei die Frage, ob bei Kenntnis der Block RAM-Verlustleistung eines Designs, die entstehende Verlustleistung bei Portierung des Designs auf ein anderes FPGAs vorhergesagt werden kann. Die Modelle sollen schließlich anhand von ausgewählten Designs evaluiert werden.

Raum:
F 02 (OFFIS)

29.07.2014

EDA Workshop

1. Vortrag
Multi-Level Aging-Aware Analog Circuit Design

Vortragender
Nico Hellwege (Uni Bremen)

Beschreibung
Degradierungseffekte wie NBTI und HCD führen zu Änderungen der charakteristischen Eigenschaften von MOS-Transistoren. Es ist daher notwendig, die Auswirkungen der Degradierungen auf Schaltungseigenschaften zu analysieren und zu minimieren. Bestehende Ansätze verwenden meistens Optimierungsalgorithmen oder andere externe Programme und stellen in der Regel keinen Zusammenhang zwischen Schaltungscharakteristik und Degradierung her. Durch Kombination der etablierten gm/Id Entwurfsmethodik und Degradierungssimulationen ist es möglich, Einblicke in die arbeitspunktabhängige Degradierung von MOS-Transistoren zu erhalten und Schaltungstopologien im Hinblick auf Zuverlässigkeit zu entwerfen und zu optimieren. Durch die Abstraktion der degradierten Schaltungseigenschaften auf Verhaltensebene können Degradierungseinflüsse auch auf Systemebene betrachtet werden.

2. Vortrag
Möglichkeiten zur Zuverlässigkeitsvorhersage

Vortragender
Dr. Domenik Helms

Beschreibung
Es werden vorhandene und in der Entwicklung befindliche Bausteine auf dem Weg zur Vorhersage der Zuverlässigkeit auf verschiedenen Abstraktionsebenen gezeigt. Aufbauend darauf soll zusammen geklärt werden, wie ITEM und OFFIS diesem Ziel gemeinsam näher kommen können

Anschließend Diskussion.

Raum:
D 21 (OFFIS)

12.08.2014

Titel
Charakterisierung und Modellierung der Verlustleistung eingebetteter Speicherblöcke unterschiedlicher FPGAs

Typ
Bachelor-Abschlussvortrag

Vortragender
Wiebke Wessels (Betreuer: Axel Reimer)

Beschreibung
In dieser Bachelorarbeit soll die Verlustleistung der Block RAMs in verschiedenen FPGAs der Firma Xilinx untersucht werden. Hierzu sollen Testdesigns entwickelt bzw. ausgewählt werden und diese unter verschiedenen Szenarien (lesender Zugriff, schreibender Zugriff, Aktivität, ...) simuliert werden, um die entstehende Verlustleistung zu ermitteln. Die Erkenntnisse sollen genutzt werden, um einen Charakterisierungsprozess und eine Modellbildung für die Verlustleistung der Block RAMs durchzuführen und das Modell für verschiedene FPGAs anzuwenden. Im Vordergrund steht hierbei die Frage, ob bei Kenntnis der Block RAM-Verlustleistung eines Designs, die entstehende Verlustleistung bei Portierung des Designs auf ein anderes FPGAs vorhergesagt werden kann. Die Modelle sollen schließlich anhand von ausgewählten Designs evaluiert werden.

Raum:
F 02 (OFFIS)

02.09.2014

Titel
Data- and State-Dependent Power Characterisation and Simulation of Black-Box RTL IP Components at System Level

Typ
D&D2

Vortragender
Daniel Lorenz

Beschreibung
Due to the increasing algorithmic complexity of todays embedded systems, consideration of extra-functional properties becomes more important. Extra-functional properties like timing, power consumption, and temperature need to be validated against given requirements on all abstraction levels. For timing and power consumption at RT- and gate-level several techniques are available, but there is still a lack of methods and tools for power estimation and analyses at electronic system level (ESL) and above. Existing ESL methods use in most cases state-based methods for power simulation. This may lead especially for data-dependent designs to inaccurate results. We extend the existing Power State Machine (PSM) model for back-box RTL IP components with a mechanism that regards data-dependent switching activity as Hamming distance (HD). In pipelined designs, we do not only consider the input HD but also the HDs of the internal pipeline stage registers. Since these registers of black-box IP are not observable from outside our model derives the internal HDs from previous input data.

Raum:
F 02 (OFFIS)

16.09.2014

Titel:
Connecting a Company’s Verification Methodology to Standard Concepts of UVM

Typ:
Probevortrag für DVCon am 14.10.

Vortragender:
Dipl.-Inform. Frank Poppen

Beschreibung:
Over the last decades, intelligent electronics in heterogeneous systems improved all aspects of everyone’s daily life. An advantage a modern civilization cannot ignore. The increasing complexity of the electronic components though, makes us dependent on solving a growing design verification challenge. Especially knowing, that safety relevant functionality as in automotive driving is part of this development. Standardized as well as proprietary concepts, languages and tools line up for the task [6]. Unfortunately, there is no such thing as one size fits all in this. Verification engineers need to choose and combine what fits best for the company, the design-team and application domain. They create company’s verification strategies with deep roots into the design process. Changes to the strategy need to be done carefully and incrementally to ensure continued productivity. Based on VHDL in the past, our IFS verification methodology was also implemented in SystemC (SC) [2] and covers Analog Mixed-Signal (AMS) [1] [4], and Matlab/Simulink [3] today. In this work we proceed with concepts of UVM [9] and show how UVM components are instantiable in our SC test environment to verify designs specified in VHDL (-AMS), SystemC (-AMS), Verilog (-AMS) or any language a mixed-language simulation environment exists for. Our work does not depend on proprietary technology, but is applicable to any SC based environment.

Raum:
F 02 (OFFIS)

07.10.2014

Titel:
Ein Timed Value Stream basiertes Powermodell für SystemC

Typ:
Master Zwischenvortrag

Vortragender:
Tobias Biehl

Beschreibung:
Folgt

Raum:
F 02 (OFFIS)

14.10.2014

1. Vortrag

Titel:
Partitionierung von Datengraphen zur parallelen Ausführung auf Multicore-Systemen für die Codegenerierung des Tools CAMeL-View.

Typ:
Zwischenvortrag

Vortragender:
Christoph Dobiat

Beschreibung:
CAMeL-View ist ein modellgetriebenes Entwicklungtool, dass eine Modellierung und Simulierung von mechatronischen Systemen bereitstellt. Außerdem ermöglicht CAMeL-View eine Codegenerierung für diverse Zielplattformen mit Singlecore-Prozessoren.
Als Zwischenschritt der Codegenerierung wird ein Datenflussgraph erstellt, der unter der Verwendung eines Partitionierungsalgorith musses partitioniert werden soll. Dabei beinhaltet der Datenflussgraph ausschließlich Single-Assignments, sowie arithmetische Befehle als Operationen und Schleifen sind im vorherigen Ablauf aufgelöst worden. Durch die Partitionierung soll eine erweiterte Unterstützung für Zielsystemen mit Dualcore-Prozessoren angestrebt werden, sodass die Simulierung parallel ausgeführt werden kann. Resultierend aus dieser Erweiterung soll eine Reduzierung der Ausführungszeit auf dem Zielsystem hervorgerufen werden. Neben der Partitionierung muss zusätzlich eine Strategie entwickelt werden, die den Datenaustausch und Kommunikation zwischen den Prozessorkernen regelt. Während der Evaluation wird im Rahmen dieser Masterarbeit ein Zync-Board Family 7000) als Zielplattform eingesetzt.

Raum:
U 61 (OFFIS)

2. Vortrag

Titel:
Entwicklung eines Regelwerkes zum Konvertieren eines SCADE-Modells in ein MATLAB-Simulink-Modell

Typ:
Abschlussvortrag

Vortragender:
Simon Martin Ortmann

Beschreibung:
Mithilfe von Werkzeugen wie SCADE Suite und MATLAB Simulink können komplexe Datenflüsse grafisch modelliert werden. Doch obwohl die Funktionalität dieser Werkzeuge grob die gleiche ist, gibt es zum Überführen eines SCADE Modells in ein Simulink Modell kein eindeutiges Vorgehen. Außerdem ist bei einer solchen Konvertierung nicht sicher, ob die Funktionalität beider Modelle gleich ist.
In dieser Arbeit wird aus den Unterschieden zwischen SCADE Suite Modellen und MATLAB Simulink Modellen ein Regelwerk abgeleitet, welches sicherstellt, dass das überführte Modell funktional äquivalent zum Ausgangsmodell ist. Hierzu werden für die einzelnen Komponenten, aus denen ein SCADE Modell besteht, äquivalente Simulink Komponenten gesucht und evaluiert. Zur Evaluation des resultierenden Regelwerks wird ein bereits vorhandenes SCADE-Suite Modell in ein Simulink Modell übersetzt werden. Zum Vergleich der Ausgaben wird C-Code aus dem SCADE-Modell generiert und in einer Simulink Testbench mit dem bereits konvertierten Modell eingebunden und die Ausgaben beider Modelle verglichen.

Raum:
U 61 (OFFIS)

28.10.2014

Titel
Power Contracts for Cross-Abstraction-Layer Power Modeling

Typ
D&D2-Vortrag

Vortragender
Gregor Nitsche

Beschreibung
For today's complex systems on chip, energy consumption is one of the most limiting extra-functional constraints. Thus, microelectronic design urgently demands for a power-aware methodology, combining early specification, design-space exploration and consistent verification of the designs’ power properties. With this aim, we proposed the idea of 'Power Contracts', using a heterogeneous contract- and component-based design concept to improve the consistency of power properties across different levels of abstraction. For a first proof of concept, we have chosen the real-time verification environment UPPAAL, for which we present the basic steps of a top-down specification, a bottom-up characterization and the satisfaction checking of power properties, related to the implementation of a system's leaf-components. Building on these steps, our methodology assures a leaf-component's Power Contracts, enabling for the subsequent Virtual Integration of the leaf-components' Power Contracts to a Power Contract of the integrated final system. 

Raum:
F 02 (OFFIS)

16.12.2014

Vortrag 1

Titel

Ein Verfahren zur Bestimmung des Energieverbrauchs von MPSoCs auf Basis von virtuellen Plattformen

Typ

D&D1

Vortragender

Sören Schreiner

Beschreibung

Durch die Einführung von Multi-Processor-System-on-Chips werden die steigenden Anforderungen an die Performanz für moderne Eingebettete Systeme erfüllt. Oft sind diese aber im mobilen Einsatz und müssen insbesondere Anforderungen an ihre Leistungsaufnahme erfüllen. Die gelante Arbeit entwickelt einen Ansatz, wie durch Charakterisierung einer realen Hardware eine Virtuelle Plattform des gleichen Systems mit gemessenen Verlustleistungsdaten annotiert werden kann. So können echte Anwendungen auf der Virtuellen Plattform ausgeführt und Vorhersagen über die Leistungsaufnahme des realen Systems getätigt werden. 
Zur ersten Evaluation des beschriebenen Ansatzes wurde ein Xilinx MicroBlaze MPSoC Designs auf einem FPGA implementiert, mit Hilfe von Micro-Benchmarks dessen Verlustleistung charakterisiert und daraus ein Power State Machine Modell erstellt. Dieses wurde in einer Co-Simulation mit der Messung der Verlustleistung am FPGA-Design verglichen. Für die durchgeführten Experimente hat sich ein akkumulierter Fehler kleiner als 1% ergeben.

Vortrag 2

Titel
Profil basierte Verlustleistungs- und Laufzeitabschätzung von High Level
Komponentenbeschreibungen für FPGAs

Vortragender
Lars Kosmann

Beschreibung
Sowohl kommerzielle Hersteller als auch Open Source Projekte entwickeln
inzwischen
verstärkt High Level Synthese (HLS) Werkzeuge, die Hardwareentwicklung
von Komponenten aus der Verhaltensbeschreibungen in C, C++ und SystemC
ermöglichen. Die Entwicklung der Werkzeuge hat sich dabei in zwei
Hauptrichtungen aufgeteilt. Für Softwareentwickler soll der Zugang zu
Hardwarebeschleunigern erleichtert werden. Auf der anderen Seite
benötigen Entwickler abstraktere Werkzeuge zur schnelleren Komponenten
Entwicklung.
Beide Entwicklungsrichtungen benötigen, neben der Synthese, auch
Möglichkeiten,frühzeitig in der Entwicklung, funktionale und
extra-funktionale Eigenschaften zu bestimmen. Fingerprinting setzt auf
Profil basierte und Simulations-gestützte Modellierung der Laufzeit- und
Verlustleistungseigenschaften. Es wird dadurch im Einsatz von ESL
Methoden nutzbar und ermöglicht darüber hinaus die Anbindung an
virtualisierte Plattformen.

Raum:
F 02 (OFFIS) 

18.12.2014

Titel der Arbeit:

Verlustleistungsmodellierung und -optimierung von SRAM-Speicher mittels Power Gating

 

Uhrzeit:

12:30 - 13:30

 

Vortragender:

Thorsten Kirmess

 

Abstract:

Zur Vermeidung der Leckströme wurden zahlreiche Optimierungsverfahren auf unterschiedlichen Ebenen des Systementwurfs entwickelt. Beispiele sind hierfür statische Design- und Materialoptimierungen und dynamische Power Management Techniken. Zu den letzteren Techniken zählt insbesondere Power Gating. Dabei werden einzelne Schaltungsteile während Zeiten, in denen sie nicht benötigt werden, effektiv von der Versorgungsspannung oder der Masse getrennt. Als Folge werden Leckströme nahezu unterbunden. Einen besonders großen Anteil an die Gesamtverlustleistung verursachen SRAM-Speicher weshalb das Interesse an abschaltbaren Speichern zunehmend steigt.

Als Hauptaufgabe dieser Arbeit sollen Modelle zur Abschätzung der statischen Verlustleistung von Speichern entwickelt werden. Alle Modelle sollen einer gründlichen Evaluation gegenüber Schaltkreissimulationen auf Transistorebene unterliegen.

 

Raum:
D21

 

10.02.2015

Titel
Das Atom - Grundlage der technischen Informatik

Typ
Vorstellungsvortrag

Vortragender
Dr. Domenik Helms

Beschreibung
Bereits 1965 wurde von Gordon Moore, zu der Zeit Mitarbeiter der Firma Fairchild - später Intel Firmengründer, vorhergesagt, dass sich die Zahl der am wirtschaftlichsten herzustellenden Transistoren pro Chip so wie der Produktionspreis pro Transistor exponentiell verbessern werden. Moore sah vorraus, das der Preis je Transistor bald unter einem US$ liegen würde (aktueller Preis 2.5n$ @ Broadwell i7). Während der letzten 50 Jahre wurde der von Moore prognostizierte Trend erstaunlich gut eingehalten, weshalb davon auszugehen ist, das bereits in 17 Jahren die Technologiegröße unterhalb der Größe einzelner Siliziumatome ist.

In diesem Vortrag wird deshalb auf die Entwicklung des heutigen Atommodells von Demokrit bis Higgs eingegangen. Darauf hin wird das heute gültige Standardmodell der Elementarteilchen detailliert. Abschließend werden einfache subatomare Prozesse in der Feynman Notation veranschaulicht. Auf einen Bezug zur technischen Informatik wird der Einfachheit verzichtet.

 

Raum:
F 02 (OFFIS)

14.04.2015

Titel
Entwicklung einer RTL Methodik zur Verbesserung der Robustheit von FPGA Systemen

Typ
Masterarbeit Zwischenvortrag

Vortragender
Jan-Gerd Meß

Raum:
F 02 (OFFIS)

21.04.2015

Achtung: Dieser Vortrag findet erst um 15:00 Uhr statt.

Titel
Predicting Power and Performance of Large-Scale SDF Applications on Heterogeneous Cluster Architectures

Abstract
Predicting the performance of parallel programs for large-scale parallel platforms is difficult due to the disparity between development system and target platform. Additionally, energy efficiency is becoming a universal concern, and platforms move towards highly heterogeneous systems containing GPUs, FPGAs, and other unconventional processing elements.
  I propose a simulative approach that predicts energy usage and performance of parallel software on such platforms. It simulates communication activity without executing functional behaviour. As a
result, analysis on a regular developer workstation is significantly faster than running the application on the target hardware. A key activity while defining this method will be to evaluate and select abstractions of the modelled system so that results have high relative accuracy. This allows developers to compare and optimize application designs and mapping alternatives. The simulation can give further optimization aids, for example indications of bus contention hot-spots.

Typ
D&D1

Vortragender
Jörg Walter

Raum:
F 02 (OFFIS)

17.02.2015

Titel der Arbeit:
Ein Timed Value Stream basiertes Powermodell für SystemC

Vortragender:
Tobias Biehl

Abstract:
The development of system-on-chips (SoCs) in the domain of embedded systems is becoming increasingly more complex. In addition to the functional behaviour extra- functional properties such as temperature and power are crucial for energy-efficient solutions, which are especially important in the area of mobile, embedded systems.

Therefore simulations of extra-functional properties on high levels of abstraction such as the system-level are used to validate the design to given requirements. This allows changes to the system early in the development process (design exploration) and the design can be optimized with respect to power dissipation, for example, by integrating a powermanager that reduces the supply voltage and clock speed based on the functional utilization of the system.

Especially for power simulations powermodels are built, which can estimate the power dissipation of a design. In this work, a powermodel is designed and implemented in SystemC, which is based on the so-called timed value streams. The parameters in the calculation of power consumption can be represented as streams and further processed by so-called streamprocessors. This allows the construction of a flexible and configurable powermodel, which will be evaluated with respect to runtime and accuracy.

Uhrzeit:
14:15 - 15:45

Raum:
F02/OFFIS

24.02.2015

Titel
A Layout Language for a Layout-Aware Design Loop

Typ
Vorstellungsvortrag

Vortragender
Dr. Ahmet Unutulmaz (Boğaziçi University Istanbul)

Beschreibung
Ein potenzieller neuer Mitarbeiter der ANI Gruppe stellt sich vor.

 

Nowadays, most ICs contain both digital and analog circuitry. Synthesis or remapping of digital blocks to new technologies is almost fully automated. However, most analog blocks are manually designed and require much higher development time than digital blocks. Today's trend is to replace analog processing by digital computations, but some functions must necessarily remain analog and require numerous iterations between different design levels. Reducing these iterations has been suggested by the International Technology Roadmap for Semiconductors as a major contribution towards the reduction of design cost. Towards this end, the integration of physical (layout) and electrical (circuit) synthesis in one single step has been proposed, yielding the so-called layout-aware circuit synthesis approaches. The first part of the talk will present a new language LDS, which is designed to synthesize analog layouts and suitable to be used in a layout-aware design loop. The second part of the talk will introduce a yield maximizing layout-aware design loop where the layout is codded in LDS.

Raum:
F 02 (OFFIS)

08.09.2015

Titel:
Entwicklung einer Methode zur Untersuchung des IR-Drop bei Dark Silicon Systemen

Abstract:

Dem Mooreschen Gesetz folgend, sinkt die Größenordnung digitaler Komponenten seit über 40 Jahren exponentiell und halbiert sich etwa alle 3-4 Jahre. Seit dem unterschreiten der 100nm Marke treten in jeder neuen Technologiegeneration weitere molekulare, atomare und quantenmechanische Herausforderungen auf, deren Handhabung immer größere Eingriffe in den Entwurfsprozess– von der Entwicklung ganzer Systeme bis hinunter zum Layout einzelner Transistoren– notwendig macht. Durch die kleineren Strukturen und der damit verbundenen Möglichkeit mehr Funktionen auf ein System zu integrieren, ist es zunehmend ein Problem geworden alle Komponenten zur selben Zeit zu nutzen und das System noch ausreichend zu kühlen. Dieser Zustand, dass nicht alle Funktionen eines digitalen Systems zur selben Zeit genutzt werde können, wird auch als „Dark Silicon“ bezeichnet und in Zukunft eine Herausforderung bei der Entwicklung neuer digitaler Systeme werden. Unter anderem bewirkt die zeitlich wechselnde elektrische Last unterschiedlichen Spannungsabfall im Versorgungsnetz des Chips (IR-Drop) und somit zeitlich und räumlich variierende Versorgungssituation auf dem Chip.

In dieser Arbeit sollen die Zusammenhänge und Einflüsse von IR-Drop auf die elektrothermische Kopplung untersucht werden. Diese Untersuchung soll anhand eines geeigneten Demonstrators und eines passenden „Dark Silicon“ Mission Scenario durchgeführt werden. Weiterhin soll bei der Arbeit auch betrachtet werden wie sich die Einflüsse bei einem Wechsel der Herstellungstechnologie von 45nm auf 16nm verändern. Optionale Ziele der Arbeit wären der Ausbau des Demonstrator durch weiter Industrie relevante Testschaltungen, Testen des Demonstrators auf einem FPGA zur schnelleren Generierung von Mission Scenario und die Optimierung des Designs durch die gewonnenen Erkenntnisse.

Typ:
Master Zwischenvortrag 

Vortragender:
Patrick Schmale

Raum:
F02 (OFFIS)

24.11.2015

Achtung! Der Vortrag findet um 12:30 im D21 statt!!

Titel:
Entwicklung einer Methode zur Untersuchung des IR-Drop bei Dark Silicon Systemen

Abstract:
Dem Mooreschen Gesetz folgend, sinkt die Größenordnung digitaler Komponenten seit über 40 Jahren exponentiell und halbiert sich etwa alle 3-4 Jahre. Seit dem unterschreiten der 100nm Marke treten in jeder neuen Technologiegeneration weitere molekulare, atomare und quantenmechanische Herausforderungen auf, deren Handhabung immer größere Eingriffe in den Entwurfsprozess– von der Entwicklung ganzer Systeme bis hinunter zum Layout einzelner Transistoren– notwendig macht. Durch die kleineren Strukturen und der damit verbundenen Möglichkeit mehr Funktionen auf ein System zu integrieren, ist es zunehmend ein Problem geworden alle Komponenten zur selben Zeit zu nutzen und das System noch ausreichend zu kühlen. Dieser Zustand, dass nicht alle Funktionen eines digitalen Systems zur selben Zeit genutzt werde können, wird auch als „Dark Silicon“ bezeichnet und in Zukunft eine Herausforderung bei der Entwicklung neuer digitaler Systeme werden. Unter anderem bewirkt die zeitlich wechselnde elektrische Last unterschiedlichen Spannungsabfall im Versorgungsnetz des Chips (IR-Drop) und somit zeitlich und räumlich variierende Versorgungssituation auf dem Chip.

In dieser Arbeit sollen die Zusammenhänge und Einflüsse von IR-Drop auf die elektrothermische Kopplung untersucht werden. Diese Untersuchung soll anhand eines geeigneten Demonstrators und eines passenden „Dark Silicon“ Mission Scenario durchgeführt werden. Weiterhin soll bei der Arbeit auch betrachtet werden wie sich die Einflüsse bei einem Wechsel der Herstellungstechnologie von 45nm auf 16nm verändern. Optionale Ziele der Arbeit wären der Ausbau des Demonstrator durch weiter Industrie relevante Testschaltungen, Testen des Demonstrators auf einem FPGA zur schnelleren Generierung von Mission Scenario und die Optimierung des Designs durch die gewonnenen Erkenntnisse.

Typ:
Master Abschlussvortrag 

Vortragender:
Patrick Schmale

Raum/Zeit:
D21 (OFFIS) / 12:30

12.01.2016

Titel:
Ansatz zur Absicherung des Laufzeitverhaltens von Software-Tasks in eingebetteten Systemen

Abstract:
Die Entwurfsphasen eines eingebetteten Systems beinhalten neben der reinen Entwicklung vor allem die Analyse und Verifikation der Hard- und Softwarekomponenten. Die kontinuierliche Steigerung der Komplexität eingebetteter Systeme aufgrund des Fortschritts in der Halbleitertechnik lässt eine statische Analyse und Abschätzung des Systemverhaltens allerdings nur noch mit hohen Unsicherheiten beim Betrachten der Ausführungszeiten zu, da die Komplexität durch Optimierungen zur Laufzeit (z.B. Branch Prediction oder Cache-Effekte auf der Plattform) oder die Mächtigkeit der beschriebenen Anwendung meist zu hoch ist, um bei einer statischen Analyse im Detail berücksichtigt werden zu können.

Das zeitliche Verhalten von Software-Tasks auf diesen Plattformen kann somit nur schwer abgeschätzt werden, was zur Folge hat, dass die zur Laufzeit beobachtete Ausführungszeit unter Umständen wesentlich von der statisch analysierten abweicht. Je nach Detailgrad der vorliegenden
Zeiten ist es daher nur eingeschränkt möglich, die Abschätzung des Laufzeitverhaltens beim Design des Systems zu betrachten, um beispielsweise Interferenzen beim Zugriff auf gemeinsame Ressourcen per Konstruktion auszuschließen.

In dieser Masterabeit soll -- aufbauend auf der bestehenden OSSS Annotationsmethodik -- ein Konzept zur Verbesserung der Vorhersagbarkeit und Absicherung von Software-Task Ausführungszeiten auf einer virtuellen Plattform mit ARM Instruction-Set Simulatoren entwickelt und evaluiert werden.

Ziel ist es einerseits, die im Applikationsmodell blockweise annotierte Ausführungszeit beim Unterschreiten vollständig zu verbrauchen und bei Überschreiten einen Fehler zu melden; weiterhin soll das Konzept die Funktionalität von RET-Blöcken (required execution time) auf der Plattform umsetzen, um die in den Blöcken angegebenen Zeitintervalle zur Laufzeit zu überprüfen. Zur Laufzeit soll es dann möglich sein, auf solche Überschreitungen zu reagieren.

Typ:
Master Abschlussvortrag 

Vortragender:
Steven Schmidt

Raum/Zeit:
F02 / 14:15

26.01.2016

Titel:
Design of a Low-Cost Full-Scale Cluster System for Validation of Cluster Simulations

Abstract:
In the FiPS project, OFFIS supplies a simulator for high-performance cluster systems that predicts timing and energy for large parallel applications. There are testbeds available vie SSH remote access in the project, and these even include energy sensors for each cluster node.  

Remote access has become problematic, however. The built-in energy sensors have shown to be insufficient for accurate model building, and changes in energy measurement hardware/firmware progress very slowly. Additionally, access has been intermittent due to the experimental nature of the testbed and due to unexpected maintenance.

This is clearly insufficient to create power models and validate overall simulation accuracy. An on-site low-cost full-scale cluster system shall remedy that. This talk presents the final planning stages of that system.

Typ:
Vortrag

Vortragender:
Jörg Walter

Raum/Zeit:
F02 / 14:15

16.02.2016

Titel:
Messbasierte Ausführungszeit- und Verlustleistungs-Analysen von Synchronen Datenflussgraphen auf FPGA-basierten MPSoCs

Abstract:
Ausführungszeit und Verlustleistung spielen bei Eingebetteten Systemen eine entscheidende Rolle. Dies ist besonders bei Echtzeitkritischen Anwendungen, die außerdem batteriebetrieben sind und durch Hitze beschädigt werden können, der Fall. Simulationen oder formalen Abschätzungen dieser Parameter mangelt es zum Teil an Skalierbarkeit, Genauigkeit oder Geschwindigkeit. Eine Messung auf einer tatsächlich vorhandenen Hardware-Plattform kann schnell durchgeführt werden und verspricht eine hohe Genauigkeit, sowie realitätsnahe Messergebnisse. In dieser Ausarbeitung wird die Infrastruktur für die Messung der Ausführungszeit und Verlustleistung von Synchronen Datenflussgraphen auf FPGA-basierten MPSoCs konzeptuell entworfen, umgesetzt und evaluiert.

Typ:
Master-Zwischenvortrag

Vortragender:
Christof Schlaak

Raum/Zeit:
F02 / 14:15

23.02.2016

Titel:
SafePower - Safe and secure mixed-criticality systems with low power requirements

Abstract:
During the last years, different projects and initiatives addressed the main high-level research topics related to mixed criticality: certification by design, reconfiguration, fault detection, fault isolation and redundancy. However, some important challenges remain, being one of them the power consumption management and optimization in dependable mixed-criticality systems. Power is another resource (together with time and space) that has to be shared among different applications and the available energy has to be shared by all running applications in a mixed criticality system. SAFEPOWER will advance the state-of-the-art towards a low-power reference architecture combining periodic time-triggered and event-triggered rate-constrained activities with power-efficient techniques for fault isolation, temporal predictability and determinism. The dynamic modification of schedules will enable the optimization of power-efficiency by adapting to environmental conditions and resource availability.

Typ:
Projekt-Vorstellung

Vortragender:
Kim Grüttner

Raum/Zeit:
F02 / 14:15

11.02.2016

Important: This presentation takes place in D21/OFFIS on Thursday at 10:00.

Title:
An overview of the CompSOC platform for mixed time-criticality applications

Abstract:
Cyber-physical, embedded real-time systems usually contain multiple concurrent applications that have different characteristics and requirements, and are often designed by different parties. As a result, a single system contains applications designed using different models of computation (MOC), and with different criticalities (e.g. real time, safety critical, adaptive, or not). By offering an independent execution virtual platform to each application, the CompSOC platform enables independent design, verification, and execution of applications with different criticalities and models of computation. In this presentation we first introduce the underlying concepts of the CompSOC platform, especially that of application bundles that contain the specification of the application’s virtual execution platform, as well as their ELF. We show how the hardware and run-time software then enable dynamic loading of such bundles. We will also give a demonstration of the CompSOC FPGA prototype.

Type:
Projekt-Vorstellung

Speaker:
Kees Goossens (Eindhoven University of Technology)

Kees Goossens is full-time full professor in Real-Time Embedded Systems at the Eindhoven University of Technology. You can find more information about his research topics and publications at www.es.ele.tue.nl/~kgoossens/index.html

Room/Time:
D21 / 10:00

08.03.2016

Titel:
Entwicklung und Evaluation einer Benchmarking-Umgebung für Supercomputing-Simulationen

Abstract:
The FiPS project develops a methodology for predicting application behaviour for large-scale parallel applications represented as task graphs on distributed (cluster) computing systems represented as a hardware graphs. It predicts timing and energy for applications consisting of millions of tasks running on platforms with thousands of processors by simulating in an abstract way, without actually executing application code.
   In order to assess simulation quality, simulations need to be compared to execution traces gathered on the real target platform. Purpose of this thesis is to develop a tool to derive several accuracy metrics by comparing multiple traces, to graph them, and to provide the neccessary orchestration to assess and aggregate large amounts of such traces.

Typ:
Bachelor-Abschlussvortrag

Vortragender:
Thorben Kloppe

Raum/Zeit:
F02 / 14:15

10.05.2016

Titel:
Implementierung und Evaluation eines Power-Modells für die Xilinx Zynq Plattform

Abstract:
Bei modernen eingebetteten Systemen unterliegt die erlaubte Energieaufnahme häufig sehr engen Grenzen. Bei mobilen Systemen resultieren diese aus begrenzten Akkukapazitäten; oft sind aber auch die resultierende Wärmeentwicklung und eingeschränkte Kühlmöglichkeiten limitierende Faktoren. Bei der Entwicklung eingebetteter Systeme ist die Analyse der Energieaufnahme auch in frühen Entwurfsphasen unerlässlich.
  Im Rahmen dieser Arbeit soll ein Powermodell für die Zynq Plattform von Xilinx als Teil einer virtuellen Plattform realisiert und evaluiert werden. Ziel ist es Analysen des Powerverhaltens für bestimmte Applikationen und die Auswirkungen von Powermanagement-Entscheidungen möglich zu machen.

Typ:
Bachelor-Zwischenvortrag

Vortragender:
Gidon Thiel

Raum/Zeit:
F02 / 14:15

23.08.2016

Titel:
Virtuelle Integrationstests von Extra-Funktionalen Eigenschaften für eine gemischtkritische MPSoC Avionikplattform (Arbeitstitel)

Abstract:
Die Komplexität von Software steigt stetig. Viele neue Innovationen in Produkten werden durch Software definiert. So auch bei Cyber-Physical Systems (CPS). In ihnen arbeiten meist eine Vielzahl von unterschiedlichen Applikationen zusammen. Durch die Entwicklung moderner Multiprocessor System-on-Chips (MPSoCs) können mehrere dieser Applikationen in einem dieser Chips integriert werden. Hierdurch steigt die Integrationsdichte der Applikationen in diesen Systemen. Dabei kann es zu unterschiedlichen Interferenzen zwischen diesen kommen. Diese lassen sich bspw. auf räumlicher, temporaler, elektrischer oder thermischer Ebene finden. In der präsentierten Arbeit wird eine Methodik am Beispiel eines Multi-Rotor Systems entwickelt, die es ermöglicht, die extra-funktionalen Eigenschaften Zeit, Leistungsaufnahme und Temperatur simulativ im Entwicklungsprozess mit virtuellen Plattformen zu analysieren. Hierfür wird ein Instruction Set Simulator, der das funktionale Verhalten des Systems mit einer binärkompatiblen virtuellen Plattform nachbildet, mit entwickelten Modellen der extra-funktionalen Eigenschaften gekoppelt. Hierbei muss insbesondere der Grad der Granularität und der gewünschten Genauigkeit der Modelle abgewogen werden. Je akkurater die Modelle je stärker der negative Einfluss auf die Simulationsgeschwindigkeit. Ziel der Arbeit ist eine Simulation der Interferenzen des Multi-Rotor Systems.

Typ:
D&D2

Vortragender:
Sören Schreiner

Raum/Zeit:
F02 / 14:15

28.06.2016

Titel:

Messbasierte Ausführungszeit- und Verlustleistungs-Analysen von Synchronen Datenflussgraphen auf FPGA-basierten MPSoCs

Abstract:
Ausführungszeit und Verlustleistung spielen bei Eingebetteten Systemen eine entscheidende Rolle. Dies ist besonders bei Echtzeitkritischen Anwendungen, die außerdem batteriebetrieben sind und durch Hitze beschädigt werden können, der Fall. Simulationen oder formalen Abschätzungen dieser Parameter mangelt es zum Teil an Skalierbarkeit, Genauigkeit oder Geschwindigkeit. Eine Messung auf einer tatsächlich vorhandenen Hardware-Plattform kann schnell durchgeführt werden und verspricht eine hohe Genauigkeit, sowie realitätsnahe Messergebnisse. In dieser Ausarbeitung wird die Infrastruktur für die Messung der Ausführungszeit und Verlustleistung von Synchronen Datenflussgraphen auf FPGA-basierten MPSoCs konzeptuell entworfen, umgesetzt und evaluiert.

Typ:
Master Abschlussvortrag

Vortragender:
Christof Schlaak

Raum/Zeit:
F02 / 14:15

17.05.2016

Titel:
Entwicklung einer laufzeitkonfigurierbaren kamerabasierten Objektverfolgung für einen mehrrotorigen Helikopter

Abstract:
Durch die stetig steigende Rechenleistung von eingebetteten Systemen, ist es heutzutage möglich auf diesen mehrere Anwendungen unterschiedlicher Kritikalitäten auszuführen. Hier bildet die Basis der mehrrotorige Helikopter des OFFIS, auf dem solche Applikationen laufen können, unter anderem der sicherheitskritische Flugalgorithmus und die rudimentär entwickelte Bildverarbeitung.

Für dieses System wird eine neue Bildverarbeitung erstellt, die festgelegte Objekte mit dem Gimbal verfolgen soll. Dabei soll insbesondere darauf geachtet werden, dass diese zur Laufzeit parametrisierbar ist. Der Verarbeitungsprozess wird in einzelne Bereiche aufgeteilt, um ein gewisses Maß an Modularität zu gewährleisten und den Aufbau einer Pipeline zu vereinfachen. Diese setzen sich aus der Steuerung des Verarbeitungsprozesses, der Bildverarbeitung, der Steuerung des Gimbal und der Live-Übertragung des Bildes zusammen. Wohingegen die Bildverarbeitung weiter unterteilt wird, da sie den umfangreichsten und rechenintensivsten Anteil der Software umfasst und sich an dieser Stelle eine weitere Unterteilung anbietet.

Als Ergebnis ist eine umfangreiche Sammlung aller evaluierter Parameter zu erwarten und welchen Einfluss diese auf den Verarbeitungsprozess ausüben.

Typ:
Bachelor-Zwischenvortrag

Vortragender:
Steffen Ahlers

Raum/Zeit:
F02 / 14:15

12.07.2016

Titel:
Implementierung und Evaluation eines Power-Modells für die Xilinx Zynq Plattform

Abstract:
Bei modernen eingebetteten Systemen unterliegt die erlaubte Energieaufnahme häufig sehr engen Grenzen. Bei mobilen Systemen resultieren diese aus begrenzten Akkukapazitäten; oft sind aber auch die resultierende Wärmeentwicklung und eingeschränkte Kühlmöglichkeiten limitierende Faktoren. Bei der Entwicklung eingebetteter Systeme ist die Analyse der Energieaufnahme auch in frühen Entwurfsphasen unerlässlich.
  Im Rahmen dieser Arbeit soll ein Powermodell für die Zynq Plattform von Xilinx als Teil einer virtuellen Plattform realisiert und evaluiert werden. Ziel ist es Analysen des Powerverhaltens für bestimmte Applikationen und die Auswirkungen von Powermanagement-Entscheidungen möglich zu machen.

Typ:
Bachelor-Abschlussvortrag

Vortragender:
Gidon Thiel

Raum/Zeit:
F02 / 14:15

16.06.2015

Titel:
Automatic Generation of Power State Machines based on Power Traces

Abstract:
Todays embedded systems have to be validated against extra-functional re-
quirements. Some of these properties are timing and power-consumption.
There are already a lot of tools considering timing and power-consumption
at register transfer level (RTL) and gate level (GL), but there is a lack of tools
and methods for power-level analysis and simulation at system- and higher lev-
els. In order to provide such a tool, a new model based on state machines has
been introduced and a graphical modelling tool for the Eclipse platform was
created. However the modeler still has to create the power state machines
manually. This bachelor thesis concentrates on the automatic generation of
such state machines and ways to optimize their output.

Typ:
Bachelor Zwischenvortrag

Vortragender:
Vincent Ortland

Raum:
F02 (OFFIS)

24.03.2015

Achtung: Dieser Termin findet im Raum O100 statt.

Titel
Application Modelling and Performance Estimation in Mixed Critical Systems

Abstract
The need for a high feature density in embedded real-time systems has lead to complex HW/SW designs based on Multi-Processor Systems-on-a-Chip (MPSoC) and the availability of advanced techniques for improving the throughput for embedded software execution. But as the complexity and performance of these systems increases, the challenge of utilising the available computational hardware resources becomes more and more prevalent.

 A natural approach for reducing this utilisation gap would be the integration of more than one application on a common MPSoC. However, in the context of embedded systems, this is a challenging task, mainly due to heterogeneous, domain-specific requirements such as statically analysable behaviour in safety-critical controller applications, or performance-critical quality-of-service requirements, i.e. desired minimum frame rates in video processing systems. In general, the design flow of these embedded systems highly depends on the safety, assurance, and performance requirements of the individual applications and is typically tightly coupled with the design of the underlying hardware platform.

 The question of integrating safety- and performance-critical embedded real-time applications on a common platform thus leads to several challenges, ranging from the representation of the system's temporal requirements and platform-dependent resource usage patterns to the efficient utilisation of shared platform resources between applications of different criticalities. The goal of this thesis is therefore to provide a model for evaluating both implicit as well as explicit shared resource usage patterns on a contemporary MPSoC design in the context of mixed-critical applications. As a result, platform requirements of statically analysed safety-critical applications can be represented in an integrated mixed-critical application model in order to evaluate the performance impact of mapping decisions of a performance-critical application in an early stage of the design flow.

Typ
OS1 / D&D1 

Vortragender
Philipp Ittershagen

Raum:
O100 (OFFIS)

31.03.2015

Titel
Projektgruppe Avionic Architecture

Typ
Abschlussvortrag

Beschreibung
https://uol.de/avionic-architecture/

Raum:
F 02 (OFFIS)

25.08.2015

Titel:
Automatic Generation of Power State Machines based on Power Traces

Abstract:
Todays embedded systems have to be validated against extra-functional requirements. Some of these properties are timing and power-consumption. There are already a lot of tools considering timing and power-consumption at register transfer level (RTL) and gate level (GL), but there is a lack of tools and methods for power-level analysis and simulation at system- and higher levels. In order to provide such a tool, a new model based on state machines has been introduced and a graphical modelling tool for the Eclipse platform was created. However the modeler still has to create the power state machines manually. This bachelor thesis concentrates on the automatic generation of such state machines and ways to optimize their output.

Typ:
Bachelor Abschlussvortrag 

Vortragender:
Vincent Ortland

Raum:

F02 (OFFIS)

30.06.2015

Titel:
Entwicklung einer RTL Methodik zur Verbesserung der Robustheit von FPGA Systemen

Abstract:
Dem Mooreschen Gesetz folgend, sinkt die Größenordnung digitaler Komponenten seit nunmehr 40 Jahren exponentiell und halbiert sich etwa alle 3-4 Jahre. Seit dem unterschreiten der 100nm Marke (entspricht einer Kette von etwa 180 Silizium Atomen) treten in jeder neuen Technologiegeneration weitere molekulare, atomare und quantenmechanische Herausforderungen auf, deren Handhabung immer größere Eingriffe in den Entwurfsprozess – von der Entwicklung ganzer Systeme bis hinunter zum Layout einzelner Transistoren – notwendig macht.
Ein Beispiel hierfür sind Single Event Upsets(SEU): Immer kleinere Strukturgrößen führen auch zu immer kleineren elektrischen Ladungen, die den Zustand eines Gatters - insbesondere einer Speicher- oder Registerzelle ausmacht. Der Einfluss von natürlicher Strahlung - insbesondere auch kosmischer Strahlung bei Weltraumanwendungen - auf Speicherzellen wird darum immer größer. Insbesondere für FPGA Systeme, die in solchen Anwendungen häufig Verwendung finden, entspricht eine Veränderung des Speicherinhalts einer Look-Up Table einer permanenten Änderung der logischen Funktion.
Es soll deshalb eine Methode entwickelt werden, die freie Kapazitäten auf dem FPGA zur Erzeugung von Redundanzen im System und damit zu einer Steigerung der Robustheit nutzt. Neben der Redundanz Methode soll ebenfalls ein simulatives Testverfahren zur Bewertung der Redundanz entwickelt werden.

Typ:
Master Abschlussvortrag

Vortragender:
Jan-Gerd Meß

Raum:
F02 (OFFIS)

28.07.2015

Titel:

Register Transfer Level Aging Modeling

Abstract:

Circuit aging is one of the major problems in timing and reliability estimations during system design phases. If caused by Negativ Bias Temperature Instability (NBTI), aging leads to threshold voltage variations within the P-MOS transistors of the circiut. Such threshold voltage shifts increase the circuit delays and can eventually lead to faults at the component outputs. The underlying physical effects are well understood and can be simulated at transistor level for circuits with few number of transistors. However most systems today are designed at high levels of abstraction, Register Transfer Level (RTL) or higher. At theselevels, transistor level aging simulations are non-practical and extremely inefficient due to the immense number of transistors. Thus efficient and accurate RTL models for aging estimation are needed to support design descisions with respect to timing and reliability. This work introduces a new model for RTL-aging estimation. It is expected to be both accurate and efficient enough to compete with state-of-the-art RTL aging models. In contrast it provides the possibility to separate design analysis and aging estimation which allows for more efficient optimization of circuit designs with respect to timing and reliability. In addition the approach supports the development of a non-bottom-up aging estimation where the model can be used as black box RTL timing model.

Typ:
D&D1

Vortragender:
Nils Koppaetzky

Raum:
F02 (OFFIS)

10.11.2015

Titel:
Modellbasierte Entwicklung und Tests ausgewählter Funktionen eines Condition Monitoring Systems für Windkraftanlagen

Abstract:
Die Anzahl an Windkraftanlagen (WKA) steigt weltweit stetig an. Während WKA bis vor einigen Jahren hauptsächlich in Umgebungen mit einem vergleichsweise milden Klima betrieben wurden (z.B. in Küstennähe), werden heutzutage viele Anlagen auch in sehr kalten Regionen aufgestellt. Vor allem in den Alpen oder den nördlichen skandinavischen Ländern sind die Windverhältnisse besonders günstig. Allerdings ist in diesen Regionen die Gefahr der Eisbildung an den Rotorblättern sehr hoch. Eisbrocken könnten sich lösen und stellen somit eine Gefahr für Menschen oder auch Gebäude in der direkten Umgebung der WKA dar. Deshalb muss eine WKA zum Schutz der Umgebung bei Eisbildung abgeschaltet werden.
In dieser Arbeit soll ein Konzept für die Elektronik eines Eisverhütungssystems entwickelt werden, das auf Basis relevanter Umgebungsparameter wie Lufttemperatur, Windgeschwindigkeit und Luftfeuchtigkeit die Gefahr einer möglichen Eisbildung erkennt. Ist eine Eisbildung möglich, werden Heizelemente im Rotorinnern angesteuert, die die Oberflächentemperatur des Rotors erhöhen, sodass sich dort kein Eis ansetzen kann.
Das Eisverhütungssystem wird modellbasiert entwickelt und getestet. Im Vordergrund steht der „Virtual-Platform-In-The-Loop“ Test. Open Virtual Platform (OVP) ermöglicht die Simulation virtueller Prozessorplattformen. Durch die Simulation eines Umgebungsmodells in Matlab/Simulink und einer Simulation der Prozessorplattform können sehr realitätsnahe Tests an einem virtuellen Prototyp bereits in einem frühen Entwicklungsstadium durchgeführt werden. Zum Datenaustausch zwischen OVP und Matlab/Simulink wird das OFFIS SimLink eingesetzt.

Typ:
Master-Abschlussvortrag

Vortragender:
Marco Braun

Raum:
F02 (OFFIS)

11.08.2015

Titel:

Automatisierte Analyse und Instrumentierung von OSS-Modellen für die Annotation und Verifikation von Strukturkontrakten

Abstract:

Die beständige zunehmende Anzahl und Vielseitigkeit der Systemanforderungen an heutige Mikroelektroniksysteme stellt die Entwicklungsprozesse für deren Entwurf vor große Herausforderungen, bei der eine hierarchische Systemdekomposition, Abstraktion und die Berücksichtigug verschiedener Systemperspektiven eine zentrale Rolle spielen. Wesentliche Voraussetzung ist daher die fehlerfreie Zusammenarbeit von unterschiedlichen Entwurfsspezialisten, um eine durchgängige Spezifikation, Modellierung und Verifikation über den Entwicklungsprozess hinweg sicherzustellen. Durch die formale Spezifikation und Verifikation explizit annotierter Gültigkeitsgrenzen – sog. Kontrakte – ermöglicht der kontraktbasierte Entwurf (CBD - Contract Based Design[1]) hierfür eine formale Absicherung und Integration der verteilten Entwurfsaufgaben. Wesentliche Voraussetzung dessen ist jedoch die wohldefinierte Beschreibung der Interaktionsschnittstellen gemäß einem geeigneten Komponentenmodell.

Während der kontraktbasierte Entwurf die formale Beschreibung und Validierung der dynamischen Eigenschaften über den Komponentenschnittstellen beherrscht, ist lässt sich die Komponentstruktur selbst nicht durch Kontrakte beschreiben und prüfen. Für eine Annotation von Strukturkontrakten [4] muss daher eine automatisierte Komponentenanalyse und eine darauf aufbauenede Komponentenmodifikation erfolgen, welche die Strukturinformationen über einer Erweiterung der Komponentenschnittstelle verfügbar macht.

Ziel der Bachelorarbeit ist daher die Entwicklung eines Parsers für die automatisierte Komponentenanalyse von OSS-Komponenten (OSS - OCRA System Specification [3]) – Komponenten, die in der OCRA-Entwurfsumgebung (OCRA - OTHELLO Contracts Refinement Analysis [3]) mit OTHELLO-Kontrakten (OTHELLO - Object Temporal with Hybrid Expressions Linear-Time LOgic [2]) annotiert und verifiziert werden können – sowie deren Instrumentierung und Modifikation gemäß der Vorgaben in [4].

Typ:
Bachelor-Zwischenvortrag

Vortragender:
Eike Wefer

Raum:
F02 (OFFIS)

09.06.2015

Title:
A Scalable and Accurate Soft Error Rate Estimation Using Event-driven Transient Error Propagation Approach

Abstract:
Fast and accurate soft error vulnerability assessment is an integral part of cost-effective robust system design. The de facto approach is expensive fault simulation or emulation in which the error is injected in random bits and cycles, and then the effect is simulated for millions of cycles.
In this work, we propose a novel alternative approach to obtain the soft error vulnerability by integrating transient error propagation in an event-driven gate-level logic simulator which captures the combined effect of various masking factors. By carefully combining various generated errors at different cycles, in one pass all the error generation and propagation effects across all bits and all cycles are analyzed. This enables us to drastically reduce the runtime while maintaining the accuracy compared to statistical fault injection.

Type:
Presentation of his research topic 

Lecturer:
Razi Seyyedi

Room / Time:
F02 (OFFIS) / 14:15

23.06.2015

Achtung: Dieser Vortrag findet im Raum O100 statt.

Titel:
Simulink-Modellübersetzung in Synchrone Datenfluss Graphen(SDFG) zur Ausführungszeit-Analyse auf Multi-core Architekturen

Abstract:
Die Entwicklung eingebetteter Hardware/Software-Systeme erfolgt heutzutage in der Regel modellgetrieben, d.h. im Laufe der Entwicklung werden verschiedene Modelle eines Systems entwickelt, die unterschiedlichen Abstraktionsebenen und Perspektiven entsprechen und letztlich das zu entwickelnde Endprodukt in allen seinen relevanten Eigenschaften beschreibt. Matlab/Simulink ist das in der Forschung und Industrie am meisten verbreitete modellbasierte Modellierungswerkzeug für eingebettete Systeme. Matlab/Simulink bietet die Möglichkeit, kontinuierliche und diskrete Systeme zu beschreiben und gemeinsam zu simulieren. Das macht es sehr gut geeignet für die Modellierung eingebetteter Systeme, bei der im Allgemeinen der Regler als diskretes Modell und dessen Umwelt als kontinuierliches Modell beschrieben werden. Auf der anderen Seite bieten Synchrone Datenflussgraphen (SDFG) eine formale Semantik für die Beschreibung von datenflussorientierten Anwendungen. Die restriktive SDF Semantik erlaubt die Analyse bzgl. der zyklischen/deterministischen Ausführbarkeit (schedulability), der Erkennung von Deadlocks und der Puffergrößen für die Kommunikation. Außerdem lassen sich SDFGs, die auf einer Multi-core Plattform ausgeführt werden sollen, wesentlich einfacher analysieren (bzgl. der Ausführungszeiten) als Applikationen die in nichtformalen und weniger restriktiven Berechnungsmodellen modelliert sind.

In dieser Arbeit soll theoretisch untersucht werden, für welche Teilmenge/Klasse von "Matlab/Simulink" Modellen eine Übersetzung auf Synchrone Datenflussgraphen (SDFG) möglich ist. Für die identifizierte Modellteilmenge soll die Übersetzungssemantik beschrieben werden und eine automatische Übersetzung implementiert werden. Diese soll anhand einiger ausgewählter Beispiele evaluiert werden.

Typ:
Bachelor Zwischenvortrag

Vortragender:
Sebastian Warsitz

Raum:
O100 (OFFIS)

22.09.2015

Titel:
Modellbasierter Test einer verteilten Windenergieanlagensteuerung auf Basis ausführbarer Modelle kommunizierender Zustandsautomaten

Abstract:
Ziel dieser Arbeit ist der Aufbau einer modellbasierten Test- und Evaluationsumgebung für eine verteilte Windenergieanalgensteuerung auf Basis der in der Einleitung beschriebenen „logischen“ und „technischen Architektur“. Ausgangspunkt dieser Arbeit ist ein nicht ausführbares UML Modell. Im Rahmen dieser Arbeit soll ein Konzept zur Übersetzung dieses nicht ausführbaren UML Modells in ein ausführbares Modell untersucht und bewertet werden. Hierbei sei auf die in der Motivation genannten übergeordneten Ziele verwiesen.
 Zur Realisierung des ausführbaren Modells soll SystemC verwendet werden. Im ersten Schritt sollen die UML Elemente der „logischen Architektur“ in einem ausführbaren SystemC-Modell repräsentiert werden. Hierzu sollen UML Softwarekomponenten durch SystemC Modules und Konnektoren durch SystemC Kanäle repräsentiert werden. Die UML Zustandsautomaten sollen innerhalb der SystemC Module mit Hilfe paralleler Prozesse realisiert werden. Die Zeitsemantik der Zustandsautomaten soll mit Hilfe von „timed events“ umgesetzt werden. UML Sequenzdiagramme für die Beschreibung der Interaktion mit der Umgebung sollen ebenfalls mit Hilfe von SystemC Prozessen und „timed events“ beschrieben werden und mit Hilfe von Kanälen mit dem System verbunden werden.
Zur Realisierung der „technischen Architektur“ sollen sogenannte virtuelle Steuergeräte in SystemC realisiert werden. Diese virtuellen Steuergeräte modellieren einen Scheduler, der eine Menge parallel spezifizierter Prozesse in eine sequentielle Ausführungsreihenfolge bringt. Das technische Kommunikationsnetzwerk soll mit Hilfe des OMNet++ Simulators realisiert werden. Im Rahmen der Arbeit soll eine Kommunikation über Ethernet unter Verwendung des Modells eines TCP/IP Stacks verwendet werden. Durch ein konfigurierbares ausführbares Netzwerklastmodells soll die Nutzung des gemeinsamen Netzwerks durch andere Komponenten betrachtet werden. Mit Hilfe der simulierbaren „technischen Architektur“ soll bewertet werden können, ob die gewählte Verteilung der Softwarekomponenten auf Steuergeräte und die gemeinsamen Nutzung eines physikalisch geteilten Ethernet Netzwerks, die korrekte Kommunikation und Synchronisation der verteilten Steuerung (UML Zustandsautomaten) sowie das resultierende Zeitliche Verhalten den Anforderungen entspricht.

Typ:
Master Zwischenvortrag

Vortragender:
Thomas Nordlohne

15.12.2015

Vortrag 1

Titel:
Modellbasierter Test einer verteilten Windenergieanlagensteuerung auf Basis ausführbarer Modelle kommunizierender Zustandsautomaten

Abstract:
Ziel dieser Arbeit ist der Aufbau einer modellbasierten Test- und Evaluationsumgebung für eine verteilte Windenergieanalgensteuerung auf Basis der in der Einleitung beschriebenen „logischen“ und „technischen Architektur“. Ausgangspunkt dieser Arbeit ist ein nicht ausführbares UML Modell. Im Rahmen dieser Arbeit soll ein Konzept zur Übersetzung dieses nicht ausführbaren UML Modells in ein ausführbares Modell untersucht und bewertet werden. Hierbei sei auf die in der Motivation genannten übergeordneten Ziele verwiesen.
 Zur Realisierung des ausführbaren Modells soll SystemC verwendet werden. Im ersten Schritt sollen die UML Elemente der „logischen Architektur“ in einem ausführbaren SystemC-Modell repräsentiert werden. Hierzu sollen UML Softwarekomponenten durch SystemC Modules und Konnektoren durch SystemC Kanäle repräsentiert werden. Die UML Zustandsautomaten sollen innerhalb der SystemC Module mit Hilfe paralleler Prozesse realisiert werden. Die Zeitsemantik der Zustandsautomaten soll mit Hilfe von „timed events“ umgesetzt werden. UML Sequenzdiagramme für die Beschreibung der Interaktion mit der Umgebung sollen ebenfalls mit Hilfe von SystemC Prozessen und „timed events“ beschrieben werden und mit Hilfe von Kanälen mit dem System verbunden werden.
Zur Realisierung der „technischen Architektur“ sollen sogenannte virtuelle Steuergeräte in SystemC realisiert werden. Diese virtuellen Steuergeräte modellieren einen Scheduler, der eine Menge parallel spezifizierter Prozesse in eine sequentielle Ausführungsreihenfolge bringt. Das technische Kommunikationsnetzwerk soll mit Hilfe des OMNet++ Simulators realisiert werden. Im Rahmen der Arbeit soll eine Kommunikation über Ethernet unter Verwendung des Modells eines TCP/IP Stacks verwendet werden. Durch ein konfigurierbares ausführbares Netzwerklastmodells soll die Nutzung des gemeinsamen Netzwerks durch andere Komponenten betrachtet werden. Mit Hilfe der simulierbaren „technischen Architektur“ soll bewertet werden können, ob die gewählte Verteilung der Softwarekomponenten auf Steuergeräte und die gemeinsamen Nutzung eines physikalisch geteilten Ethernet Netzwerks, die korrekte Kommunikation und Synchronisation der verteilten Steuerung (UML Zustandsautomaten) sowie das resultierende Zeitliche Verhalten den Anforderungen entspricht.

Typ:
Master Abschlussvortrag

Vortragender:
Thomas Nordlohne

Vortrag 2

 

Titel:
Entwicklung
und Evaluation einer Benchmarking-Umgebung für Supercomputing-Simulationen

Abstract:
  The FiPS project develops a methodology for predicting application behaviour for large-scale parallel applications represented as task graphs on distributed (cluster) computing systems represented as a hardware graphs. It predicts timing and energy for applications consisting of millions of tasks running on platforms with thousands of processors by simulating in an abstract way, without actually executing application code.
  In order to assess simulation quality, simulations need to be compared to execution traces gathered on the real target platform. Purpose of this thesis is to develop a tool to derive several accuracy metrics by comparing multiple traces, to graph them, and to provide the neccessary
orchestration to assess and aggregate large amounts of such traces.

Typ:
Bachelor Zwischenvortrag

Vortragender:
Thorben Kloppe

 

21.08.2015

Achtung:
Der 21.08. ist ein Freitag.
Update: Der Vortrag findet um 9:00 Uhr im Raum F02/OFFIS statt.

Titel:
Application Modelling and Performance Estimation in Dynamic Mixed Criticality Systems

Abstract:
The need for a high feature density in embedded real-time systems has lead to complex HW/SW designs based on Multi-Processor Systems-on-a-Chip (MPSoC) and the availability of advanced techniques for improving the throughput for embedded software execution. A natural approach for reducing this utilisation gap would be the integration of more than one application on a common MPSoC. However, in the context of embedded systems, this is a challenging task, mainly due to heterogeneous, domain-specific requirements such as statically analysable behaviour in
safety-critical controller applications, or performance-critical quality-of-service requirements, i.e. desired minimum frame rates in video processing systems.
  In this talk, an executable system model for performing a funcitonal simulation of applications consisting of different levels of assurance is proposed. The model provides the expression of dynamic execution modes and execution time estimates on each criticality level of the system. In a refinement step, it is possible to observe the effects of scheduling policies, dynamic criticality-, and execution mode switches on the functional behaviour of the system in a trace-based, simulative manner.
  An early evaluation of a quadrocopter platform consisting of a safety-critical flight control application and a video-based, performance-critical object detection is used to demonstrate the applicability of the design flow. Simulation results indicate that by defining multiple execution modes of the object detection algorithm, the run-time utilisation feedback allows the algorithm to run in a high-quality mode for more than 50% of the time, thereby increasing the overall system
utilisation by two thirds compared to a static resource utilisation analysis.

Typ:
D&D2

Vortragender:
Philipp Ittershagen

Uhrzeit/Raum:
14:00, F02 (OFFIS)

18.08.2015

Vortrag 1

Titel:
Modellbasierte Entwicklung und Tests ausgewählter Funktionen eines Condition Monitoring Systems für Windkraftanlagen

Abstract:
Die Anzahl an Windkraftanlagen (WKA) steigt weltweit stetig an. Während WKA bis vor einigen Jahren hauptsächlich in Umgebungen mit einem vergleichsweise milden Klima betrieben wurden (z.B. in Küstennähe), werden heutzutage viele Anlagen auch in sehr kalten Regionen aufgestellt. Vor allem in den Alpen oder den nördlichen skandinavischen Ländern sind die Windverhältnisse besonders günstig. Allerdings ist in diesen Regionen die Gefahr der Eisbildung an den Rotorblättern sehr hoch. Eisbrocken könnten sich lösen und stellen somit eine Gefahr für Menschen oder auch Gebäude in der direkten Umgebung der WKA dar. Deshalb muss eine WKA zum Schutz der Umgebung bei Eisbildung abgeschaltet werden.
In dieser Arbeit soll ein Konzept für die Elektronik eines Eisverhütungssystems entwickelt werden, das auf Basis relevanter Umgebungsparameter wie Lufttemperatur, Windgeschwindigkeit und Luftfeuchtigkeit die Gefahr einer möglichen Eisbildung erkennt. Ist eine Eisbildung möglich, werden Heizelemente im Rotorinnern angesteuert, die die Oberflächentemperatur des Rotors erhöhen, sodass sich dort kein Eis ansetzen kann.
Das Eisverhütungssystem wird modellbasiert entwickelt und getestet. Im Vordergrund steht der „Virtual-Platform-In-The-Loop“ Test. Open Virtual Platform (OVP) ermöglicht die Simulation virtueller Prozessorplattformen. Durch die Simulation eines Umgebungsmodells in Matlab/Simulink und einer Simulation der Prozessorplattform können sehr realitätsnahe Tests an einem virtuellen Prototyp bereits in einem frühen Entwicklungsstadium durchgeführt werden. Zum Datenaustausch zwischen OVP und Matlab/Simulink wird das OFFIS SimLink eingesetzt.

Typ:
Master-Zwischenvortrag

Vortragender:
Marco Braun

Vortrag 2

Titel:
Ansatz zur Absicherung des Laufzeitverhaltens von Software-Tasks in eingebetteten Systemen

Abstract:
Die Entwurfsphasen eines eingebetteten Systems beinhalten neben der reinen Entwicklung vor allem die Analyse und Verifikation der Hard- und Softwarekomponenten. Die kontinuierliche Steigerung der Komplexität eingebetteter Systeme aufgrund des Fortschritts in der Halbleitertechnik
lässt eine statische Analyse und Abschätzung des Systemverhaltens allerdings nur noch mit hohen Unsicherheiten beim Betrachten der Ausführungszeiten zu, da die Komplexität durch Optimierungen zur Laufzeit (z.B. Branch Prediction oder Cache-Effekte auf der Plattform) oder die Mächtigkeit der beschriebenen Anwendung meist zu hoch ist, um bei einer statischen Analyse im Detail berücksichtigt werden zu können.
  Das zeitliche Verhalten von Software-Tasks auf diesen Plattformen kann somit nur schwer abgeschätzt werden, was zur Folge hat, dass die zur Laufzeit beobachtete Ausführungszeit unter Umständen wesentlich von derstatisch analysierten abweicht. Je nach Detailgrad der vorliegenden
Zeiten ist es daher nur eingeschränkt möglich, die Abschätzung des Laufzeitverhaltens beim Design des Systems zu betrachten, um beispielsweise Interferenzen beim Zugriff auf gemeinsame Ressourcen per Konstruktion auszuschließen.
  In dieser Masterabeit soll -- aufbauend auf der bestehenden OSSS Annotationsmethodik -- ein Konzept zur Verbesserung der Vorhersagbarkeit und Absicherung von Software-Task Ausführungszeiten auf einer virtuellen Plattform mit ARM Instruction-Set Simulatoren entwickelt und evaluiert werden.
  Ziel ist es einerseits, die im Applikationsmodell blockweise annotierte Ausführungszeit beim Unterschreiten vollständig zu verbrauchen und bei Überschreiten einen Fehler zu melden; weiterhin soll das Konzept die Funktionalität von RET-Blöcken (required execution time) auf der Plattform umsetzen, um die in den Blöcken angegebenen Zeitintervalle zur Laufzeit zu überprüfen. Zur Laufzeit soll es dann möglich sein, auf solche Überschreitungen zu reagieren.

Typ:
Master Zwischenvortrag

Vortragender:
Steven Schmidt

Raum:
F02 (OFFIS)

27.10.2015

Titel:
Automatisierte Analyse und Instrumentierung von OSS-Modellen für die Annotation und Verifikation von Strukturkontrakten

Abstract:
Aufgrund der steigenden Vielseitigkeit und Komplexität von Systemanforderungen an die Mikroelektroniksysteme, stehen die Entwicklungsprozesse vor immer größeren Herausforderungen. Der kontraktbasierte Entwurf ermöglicht hierbei die Spezifikation und Verifikation von annotierten Gültigkeitsgrenzen, den Kontrakten. Durch Kontrakte ist es möglich, dass Verhalten von Komponenten über Komponentenschnittstellen formal zu beschreiben. Um nun nicht nur das Verhalten einer Komponente, sondern auch ihren Aufbau und ihre Umgebung verifizieren zu können, wurde ein erstes Konzept für Strukturkontrakte entwickelt. Mit ihnen sollen Komponenten Anforderungen an ihre Umgebung stellen und Garantien über ihren Aufbau liefern können. Das Problem, welches hierbei auftritt ist, dass Kontrakte sich nur über Komponentenschnittstellen, also Inputports oder Outputports verifizieren lassen. Bevor eine Annotation von Strukturkontrakte überhaupt möglich ist, muss eine Komponente analysiert werden, und auf Grundlage dieser Analyse so modifiziert werden, dass die Strukturinformationen über eine Erweiterung der Komponentenschnittstelle verfügbar sind. Das Ziel dieser Bachelorarbeit besteht darin, ein Programm für die automatische Analyse und Erweiterung von OSS-Komponenten zu entwickeln, um das Konzept der Strukturkontrakte testen zu können. 

Typ:
Bachelor-Abschlussvortrag

Vortragender:
Eike Wefer

Raum:
F02 (OFFIS)

06.10.2015

Titel:
Simulink-Modellübersetzung in Synchrone Datenfluss Graphen(SDFG) zur Ausführungszeit-Analyse auf Multi-core Architekturen

Abstract:
Die Entwicklung eingebetteter Hardware/Software-Systeme erfolgt heutzutage in der Regel modellgetrieben, d.h. im Laufe der Entwicklung werden verschiedene Modelle eines Systems entwickelt, die unterschiedlichen Abstraktionsebenen und Perspektiven entsprechen und letztlich das zu entwickelnde Endprodukt in allen seinen relevanten Eigenschaften beschreibt. Matlab/Simulink ist das in der Forschung und Industrie am meisten verbreitete modellbasierte Modellierungswerkzeug für eingebettete Systeme. Matlab/Simulink bietet die Möglichkeit, kontinuierliche und diskrete Systeme zu beschreiben und gemeinsam zu simulieren. Das macht es sehr gut geeignet für die Modellierung eingebetteter Systeme, bei der im Allgemeinen der Regler als diskretes Modell und dessen Umwelt als kontinuierliches Modell beschrieben werden. Auf der anderen Seite bieten Synchrone Datenflussgraphen (SDFG) eine formale Semantik für die Beschreibung von datenflussorientierten Anwendungen. Die restriktive SDF Semantik erlaubt die Analyse bzgl. der zyklischen/deterministischen Ausführbarkeit (schedulability), der Erkennung von Deadlocks und der Puffergrößen für die Kommunikation. Außerdem lassen sich SDFGs, die auf einer Multi-core Plattform ausgeführt werden sollen, wesentlich einfacher analysieren (bzgl. der Ausführungszeiten) als Applikationen die in nichtformalen und weniger restriktiven Berechnungsmodellen modelliert sind.

In dieser Arbeit soll theoretisch untersucht werden, für welche Teilmenge/Klasse von "Matlab/Simulink" Modellen eine Übersetzung auf Synchrone Datenflussgraphen (SDFG) möglich ist. Für die identifizierte Modellteilmenge soll die Übersetzungssemantik beschrieben werden und eine automatische Übersetzung implementiert werden. Diese soll anhand einiger ausgewählter Beispiele evaluiert werden.

Typ:
Bachelor-Abschlussvortrag

Vortragender:
Sebastian Warsitz

Raum:
F02 (OFFIS)

12.04.2016

Info: This talk will be in english

Title:
The long way towards design for reliability support

Abstract:
Safety critical devices such as automotive embedded systems use technology nodes, several years behind the state of the art – as defined by processors or memories. For these cutting edge devices, recently occurring degradation effects such as Bias Temperature Instability (BTI) and Hot Carrier Degradation (HCD) are already a major challenge. But as soon as safety critical devices approach the current technology nodes, the combination of their safety requirements and massive degradation from recent nodes will result in a severe reliability issue.
For all safety critical devices, controlling reliability will lead to enormous overdesign, not only at the circuit level, but already at the early levels of abstraction where various adaptation and redundancy schemes are available. This overdesign will of course reduce the benefit of technology scaling. In the moment, where the overhead for controlling a new node’s reliability exceeds its scaling benefits, Moore’s law will stop – at least for a given reliability level.
In order to enjoy the scaling benefits for as long as possible, especially for high reliability devices, an efficient way of ensuring reliability is required. In order to trade off reliability enhancement techniques versus their drawbacks and overheads, an assessment methodology as early as possible in the design flow is desirable.

Speaker:
Dr. Dominik Helms

Room/Time:
F02 / 14:15

21.02.2017

Titel:
Profil basierte Verlustleistungs- und Laufzeitabschätzung von High Level Komponentenbeschreibungen für FPGAs

Abstract:
Sowohl kommerzielle Hersteller als auch Open Source Projekte entwickeln inzwischen verstärkt High Level Synthese (HLS) Werkzeuge, die Hardwareentwicklung von Komponenten aus der Verhaltensbeschreibungen in C, C++ und SystemC ermöglichen. Die Entwicklung der Werkzeuge hat sich dabei in zwei Hauptrichtungen aufgeteilt. Für Softwareentwickler soll der Zugang zu Hardwarebeschleunigern erleichtert werden. Auf der anderen Seite benötigen Entwickler abstraktere Werkzeuge zur schnelleren Komponenten Entwicklung.

Beide Entwicklungsrichtungen benötigen, neben der Synthese, auch Möglichkeiten,frühzeitig in der Entwicklung, funktionale und extra-funktionale Eigenschaften zu bestimmen. Fingerprinting setzt auf Profil basierte und Simulations-gestützte Modellierung der Laufzeit- und Verlustleistungseigenschaften. Es wird dadurch im Einsatz von ESL Methoden nutzbar und ermöglicht darüber hinaus die Anbindung an virtualisierte Plattformen.

Typ:
D&D2

Vortragender:
Lars Kosmann

Raum/Zeit:
F02 / 15:30

04.04.2017

Achtung: Der Vortrag findet bereits um 10:30 statt.

Öffentlicher Zwischenbericht der Projektgruppe Guardian der Abteilung Eingebettete Hardware-/Software-Systeme

Die im Oktober 2016 gestartete Projektgruppe Guardian befasst sich mit der Entwicklung einer Satellitensteuerung, einer Fehlerinjektion sowie der Anbindung an eine Simulation. Innerhalb der Simulation "Kerbal Space Program"[0] soll ein Satellit eine von uns frei gewählte Mission erfüllen. Mit Hilfe der Fehlerinjektion sollen dabei verschiedene Auswirkungen auf die Hardware simuliert werden, wie beispielsweise Alterung, Strahlung oder Komponentenversagen. Die Satellitensteuerung wird auf mehreren ZedBoards der Firma Xilinx[1] realisiert, welche aus Mikroprozessor- und FPGA-Bestandteilen bestehen.

Um den Fortschritt der Projektgruppe vorzustellen, Einblick in unser Projekt zu gewähren und Feedback zu erlangen, findet

am 04. April 2017
von 10:30 bis 11:30 Uhr
im Hörsaal F02 im OFFIS

ein öffentlicher Zwischenvortrag statt. Neben einer Einführung in unsere Projektziele und unsere Mission wird es die Vorstellung eines ersten, modellbasierten Prototypen geben. Die Vortragssprache ist deutsch.

Weitere Informationen finden sich auf unserer Webseite[2].

[0] kerbalspaceprogram.com
[1] zedboard.org
[2] pg-ksp.informatik.uni-oldenburg.de


Public progress report of the project group Guardian in the division embedded hardware/software systems

The project group Guardian, started in October 2016, is developing a satellite control system, a fault injection and the connection to a simulation. Within the simulation "Kerbal Space Program"[0] a satellite is intended to accomplish a by our team freely selected mission. With support of the fault injection, different impacts to the hardware supposed to be simulated, like aging, radiation or component failure. The satellite control system is getting realized on ZedBoards from Xilinx[1], made of micro processor and FPGA parts.

To present the progress of the project group, provide insight to our project and gain feedback, there will be a public presentation

at 4th April 2017
from 10.30 to 11.30
at Hörsaal F02 at the OFFIS

Alongside a introduction to our project goals and our mission we will show an initial, model based prototype. The presentation will be held in German.

For more information please visit our webpage[2].

[0] kerbalspaceprogram.com
[1] zedboard.org
[2] pg-ksp.informatik.uni-oldenburg.de

Typ:
Projektgruppen Zwischenbericht

Raum/Zeit:
F02 / 10:30 - 11:30

08.08.2017

Titel:
folgt

Abstract:
folgt

Typ:
Bachelor Zwischenvortrag

Vortragende:
Christian Steger

Raum/Zeit:
F02 / 14:15 - 16:15

23.10.2017

Titel:
Öffentlicher Abschlussvortrag der Projektgruppe Guardian der Abteilung Eingebettete Hardware-/Software-Systeme

Abstract:
folgt

Typ:
Abschlussvortrag der Projektgruppe

Vortragende:
Projektgruppenmitglieder: https://pg-ksp.informatik.uni-oldenburg.de/team/

Raum/Zeit:
D21 / 12:45

18.10.2017

Titel:
Benchmark zur Ausführungszeit und Power-Messung von Datenfluss-Anwendungen auf einem eingebetteten Multi-Prozessor System

Abstract:
Sowohl Ausführungszeit als auch Leistungsaufnahme spielen im Bereich Eingebettete Systeme eine große Rolle.
Um die Messung dieser Parameter möglichst einfach zu gestalten wird mithilfe einer Messeinheit eine Datenfluss basierte Anwendung vermessen. Diese wird auf einem Multi-Prozessor System ausgeführt, das auf einem Field Programmable Gate Array instanziiert wird.
Erste Messungen wurden anhand einer kleinen Anwendung durchgeführt, um so erste Variablen zu finden, die Einfluss auf Ausführungszeit und Leistungsaufnahme haben.
Ziel ist es eine Testbench zu entwickeln, mit der Messungen mit Variationen der vorher bestimmten Parameter durchgeführt werden können.

Typ:
Bachelor Abschlussvortrag

Vortragende:
Christian Steger

Raum/Zeit:
F02 (OFFIS) / 15:00

16.01.2018

Titel:
Functional Test Environment for Time-Triggered Control Systems in Complex MPSoCs using GALI

Abstract:
Many safety-critical computer systems are realized as a time-triggered (TT) system. Such a system executes one or more tasks according to a pre-determined scheduling. The main advantage of TT systems is their deterministic timing behavior. With the ability of today’s programmable MPSoC architectures, complex TT systems based on hypervisors and timing predictable Networks-on-Chip can be built on a single chip. For the integration of functionality on such a TT MPSoC not only the timing, but also the interplay of functional behavior and timing needs to be validated. In the past, functional integration testing has been performed on a prototyping board, sometimes in a Hardware-in-the-Loop (HiL) configuration to support testing against a complex environment model. In this work we propose a Globally Accurate Locally Inaccurate (GALI) simulation model that combines an instruction accurate simulation with a pre-determined TT system configuration. The evaluation of a safety critical and time sensitive flight-control system has shown that our extension achieves the same control behavior as a fast cycle accurate simulation, but runs 160 times faster. It still runs between 1.8 and 36 times faster than state-of-the-art approximately timed models.

Typ:
D&D1

Vortragende:
Razi Seyyedi

Raum/Zeit:
O34 (OFFIS) / 14:12

27.02.2018

Titel:
Development of an All Platform Energy-Dissipation Model

Abstract:
tbd

Typ:
Zwischenvortrag Masterarbeit

Vortragende:
Mark Kettner

Raum/Zeit:
F02 (OFFIS) / 14:15

29.05.2018

Vortrag 1:
Entwurf und Implementierung eines Client/Server Frameworks zur Analyse von Synchronous Dataflow Graphs (SDFG)

Abstract:
Entwurf und Implementierung eines Client/Server Frameworks mit graphischer Oberfläche
zwecks plattformunabhängigem Online Zugriff auf Analysesoftware und Verlagerung der Berechnungslast.
Vergleich hierfür verfügbarer Technologien und Beispielumsetzung mit SDF3 Analysen von SDF Graphen.

Typ:
Zwischenvortrag Masterarbeit

Vortragender:
Eugen Langolf

 

Vortrag 2:
Bewertung verschiedener Methoden zur Messung von Mikrocontroller Timings

Abstract:
Das Ziel dieser Arbeit ist es, eine Methode zur Bestimmung des Timingverhaltens von Mikrocontrollern zu entwickeln und sie durch Siliziummessung am Beispiel eines konkreten eingebetteten Systems (z.B. ARM Cortex-M4F) zu charakterisieren. Durch die Kombination der Zeitmessungen mit einem Befehlssatz-Simulator wird es möglich sein, das Zeit-Verhalten abhängig von der genauen Software, die auf der Verarbeitungseinheit des eingebetteten Systems läuft, vorher festzulegen.

Typ:
Zwischenvortrag Bachelorarbeit

Vortragender:
Sven Niklas Mehlhop

 

Raum/Zeit:
F02 (OFFIS) / 14:15

07.06.2018

Titel:
Development of an All Platform Energy-Dissipation Model

Abstract:
Diese Arbeit beschäftigt sich mit der Modellierung der
Leistungsaufnahme von Steuerungen in eingebetteten Systemen. Hierzu
wird ein Modell zur Vorhersage der Leistungsaufnahme aufgestellt. Das
Modell dieser Arbeit basiert auf Power State Machines, betrachtet aber
ein System als ganzes und setzt einen besonderen Fokus auf die
Leistungsaufnahme der Peripherie. Es wird dann mit den Leistungsdaten
eines bestehenden System on Chips charakterisiert und anhand eines
Beispielprogramms evaluiert.

Typ:
Abschlussvortrag Masterarbeit

Vortragende:
Mark Kettner

Raum/Zeit:
F02 (OFFIS) / 14:15

03.07.2018

Vortrag 1:
Entwicklung eines Adapters zur realzeitfähigen Hardware-in-the-Loop Simulation zwischen einem Multi-Rotor Avionik-Computer und einem Flugsimulator

Abstract:
Für die geplante Hardware-in-the Loop Simulation des im OFFIS als Demonstrator genutzten Multi-Rotor-Systems muss eine Verbindung zwischen einem Flugsimulationsrechner und der Avionik auf der realen Hardware hergestellt werden. Diese Verbindung, basierend auf Netzwerkverbindung, I²C- und PPM- (Pulse-Pause-Modulation) Schnittstellen, wird mittels eines realzeitfähigen Adapterboards am Beispiel des Zybo-Boards im Rahmen der Bachelorarbeit realisiert.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Michael Knigge-Titze


Vortrag 2:
Ausführungszeit und Power-Analyse von Scenario-aware Synchronous Dataflow Graphs auf FPGA basierten MPSoCs

Abstract:
Durch die immer weiter steigenden Anforderungen von Applikationen auf die System-Architektur steigt auch die benötigte energetische Leistung. Um die Nachteile der benötigten Leistung zu entkommen, werden Powermanager für das Managen von Ressources benutzt. In dieser Arbeit wird für ein Beispiel untersucht, ob das Model of Computation: "Finite State Machine - Scenario Aware Dataflow" für die Modellierung des Powermanagers geeignet ist.

Typ:
Zwischenvortrag Masterarbeit

Vortragende:
Oliver Klemp

Raum/Zeit:
F02 (OFFIS) / 14:15

10.07.2018

Vortrag 1:
LUTNet: Deep learning with FPGA LUT networks

Abstract:
The intention of this work is to asses sparse, regular and low bit-width networks for their object recognition rates. Such networks can efficiently be implemented onto FPGAs. In contrast to conventional learning techniques, these LUT nets cannot be trained by back-propagating the effect of their parameter gradients onto the training results. Instead, new heuristics have to be developed and tested.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Moritz Könnecke

 

Vortrag 2:
TBD

Abstract:
Zur Umsetzung von hoch-deterministischen, sicherheitskritischen eingebetteten Systemen hat es sich in anderen Bereichen bewährt, das Time-Triggered Model of Computation einzusetzen. Dieses Berechnungsmodell gibt exakte Zeitpunkte vor, an denen die Prozessoren ihre zugewiesenen Aufgaben berechnen. Zusätzlich werden allen Nachrichten, welche die Prozessoren untereinander austauschen, ein strikt definierter Sende- bzw. Empfangszeitpunkt zugeordnet. Aus diesen Zeiten setzt sich das statische Scheduling zusammen, welches in der Designphase des Systems bestimmt wird. Mit Hilfe eines solchen Berechnungsmodells ist es also möglich, ein hochdeterministisches System zu entwickeln. Im Rahmen dieser Bachelorarbeit soll eine solche Hardwarearchitektur implementiert werden. Hierbei soll die Kommunikation zwischen den Tiles und der Taskausführungsablauf nach einem deterministischen Zeitplan und gleichzeitig ressourcenschonend implementiert werden. Die Evaluation umfasst die Untersuchung der von einigen, im Rahmen des SAFEPOWER Projektes bereits entwickelten, von einem Frontend Tool generierten Implementierungen auf das korrekte „Time Triggered“ Verhalten auf dem FPGA.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Jan-Hendrik Bruhn

Raum/Zeit:
F02 (OFFIS) / 14:15

17.07.2018

Titel:
TBD

Abstract:
Das Multi-Rotor-System des OFFIS soll um eine Objekterkennung und Klassifikation mittels Maschinellem Lernen erweitert werden. Dazu werden vorhandene Implementierungen von einigen ausgewählten Algorithmen des Maschinellen Lernens auf FPGAs beschleunigt. Dabei wird ein Verifikationsflow entworfen und evaluiert, der durch die Implementierungsschritte (auf verschiedenen Abstraktionsebenen) hinweg den Algorithmus verifiziert. Schließlich sollen die ML-Algorithmen in das bestehende Multi-Rotor System integriert werden.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Jan Cordes

Raum/Zeit:
F02 (OFFIS) / 14:15

28.08.2018

Achtung: Termin findet um 10:00 Uhr im Raum D21/OFFIS statt!

Votrag 1:
Bewertung verschiedener Methoden zur Messung von Mikrocontroller Timings

Abstract:
Das Ziel dieser Arbeit ist es, eine Methode zur Bestimmung des Timingverhaltens von Mikrocontrollern zu entwickeln und sie durch Siliziummessung am Beispiel eines konkreten eingebetteten Systems (z.B. ARM Cortex-M4F) zu charakterisieren. Durch die Kombination der Zeitmessungen mit einem Befehlssatz-Simulator wird es möglich sein, das Zeit-Verhalten abhängig von der genauen Software, die auf der Verarbeitungseinheit des eingebetteten Systems läuft, vorher festzulegen.

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Sven Niklas Mehlhop

Raum/Zeit:
D21 (OFFIS) / 10:00

04.09.2018

Vortrag 1:
Zeitmessungs- und Kontrollblöcke für echtzeitkritische Bare-Metal C++ Applikationen

Abstract:
Im Rahmen der Arbeit soll C++ durch eine Bibliothek um ein Konzept für „Zeitmessungs- & Kontrollblöcke“ erweitert werden. Dabei können vom Softwareentwickler Blockannotationen im Quellcode durchgeführt werden, welche die erlaubte Zeitdauer des in diesem Block enthaltenen Codes spezifizieren und zur Laufzeit überprüfen. Zusätzlich soll es noch eine weitere Blockannotation geben, welche die Ausführungsdauer des enthaltenen Codes vorgibt. Diese Ausführungsdauer soll dabei selbstverständlich größer sein als die maximal benötigte Ausführungszeit für diesen Block (sichere obere Zeitschranke). Der Softwareentwickler soll dabei spezifizieren können, ob die angegebene Dauer exakt einzuhalten ist (und bis zum Ablauf der vorgegeben Zeit gewartet werden soll), oder ob die verbleibende Zeit an den direkt nachfolgenden Block (falls es einen gibt) weitergegeben werden kann.
Bei Auftritt einer Zeitverletzung soll eine vom Softwareentwickler frei definierbare Fehlerbehandlung durchgeführt werden können. Diese kann auch in Form einer Hardware Exception und anschließender Interrupt-Behandlung realisiert werden.

Vortragende:
Friederike Bruns

Typ:
Zwischenvortrag Masterarbeit (deutschsprachig)

Raum/Zeit:
E02 (OFFIS) / 14:15

 

 

Vortrag 2:
A  power and timing model for energy harvesting based micro-controller systems

Abstract:
The trend towards pervasive embedded systems, such as in the IoT scenario is driven by the availability of embedded systems, offering high computing performance at a low energy budget, thus enabling long battery life or even energy harvesting. For such systems, a designer has to trade off the functional performance of his implementation with the down times due to the irregular or even unpredictable power input from the harvesters and a finite energy energy storage by the battery.

In order to assist such development, a methodology is presented, predicting the system's behavior while taking into account many of the parameters the designer can influence as well as environmental influences onto the system. This currently includes the exact software implementation, the operation voltage, frequency, and temperature, the size and type of the energy harvesting and storage system as well as the mission scenario for the system.

Vortragende:
Domenik Helms

Raum/Zeit:
F02 (OFFIS) / Im Anschluss an Vortrag 1 / After presentation 1

10.09.18

Titel:
Entwurf und Implementierung eines Client/Server Frameworks zur Analyse von Synchronous Dataflow Graphs (SDFG)

Abstract:
In dieser Arbeit wird ein Client Server Framework zur Analyse von eingebetteten Systemen vorgestellt.
Das Framework soll die Installation von Analyse Software vereinfachen und die Rechenlast der Analyse von der Eingabeoberfläche trennen und auf einen leistungsfähigen Server verschieben.
Anforderungen an eine auf diesem Framework basierende Software werden zusammengestellt.
Aktuelle Technologien und Softwarestrukturen für dieses Framework werden verglichen.
Exemplarisch wird eine Software zur Analyse von SDF Graphen basierend auf diesem Framework erstellt.
Die Umsetzung der Software wird geschildert und die entstandene Software evaluiert.

Typ:
Abschlussvortrag Masterarbeit (deutschsprachig)

Vortragende:
Eugen Langolf

Raum/Zeit:
F02 (OFFIS) / 14:00

25.09.2018

Titel:
Multimodal learning in embedded systems

Abstract:
For the expected wave of omnipresent intelligent sensors in the contexts of I4.0, IoT and IoE, OFFIS wants to asses deep learning topologies, efficiently running under the limitations of recent low power embedded systems and simultaneously processing various different sensor classes. In this context, different domain-specific preprocessing steps leading to a low-dimensional input per sensor, being fed into a small, thus efficient neural network are assesed. By precomputing the signals before entering the neural network, running on an embedded CPU, a lightweight, yet powerful embedded AI system for object recognition is set up.

Typ:
Zwischenvortrag (deutschsprachig)

Vortragende:
Christin Poloczek

Raum/Zeit:
F02 (OFFIS) / 14:15

28.09.2018

Titel:
Entwicklung eines Adapters zur realzeitfähigen Hardware-in-the-Loop Simulation zwischen einem Multi-Rotor Avionik-Computer und einem Flugsimulator

Abstract:
Für die geplante Hardware-in-the Loop Simulation des im OFFIS als Demonstrator genutzten Multi-Rotor-Systems muss eine Verbindung zwischen einem Flugsimulationsrechner und der Avionik auf der realen Hardware hergestellt werden. Diese Verbindung, basierend auf Netzwerkverbindung, I²C- und PPM- (Pulse-Pause-Modulation) Schnittstellen, wird mittels eines realzeitfähigen Adapterboards am Beispiel des Zybo-Boards im Rahmen der Bachelorarbeit realisiert.

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Michael Knigge-Titze

Raum/Zeit:
F02 (OFFIS) / 13:15

09.10.2018

Titel:
LUTnet - deep learning with FPGA LUT networks

Abstract:
The intention of this work is to asses sparse, regular and low bit-width networks for their object recognition rates. Such networks can efficiently be implemented onto FPGAs. In contrast to conventional learning techniques, these LUT nets cannot be trained by back-propagating the effect of their parameter gradients onto the training results. Instead, new heuristics have to be developed and tested.

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Moritz Könneke

Raum/Zeit:
F02 (OFFIS) / 14:15

30.10.2018

Vortrag 1:
FPGA-Beschleunigung eines Machine-Learning Klassifikators zur Objekterkennung auf einem Multi-Rotor-Avionik-System

Abstract:
Das Multi-Rotor-System des OFFIS soll um eine Objekterkennung und Klassifikation mittels Maschinellem Lernen erweitert werden. Dazu werden vorhandene Implementierungen von einigen ausgewählten Algorithmen des Maschinellen Lernens auf FPGAs beschleunigt. Dabei wird ein Verifikationsflow entworfen und evaluiert, der durch die Implementierungsschritte (auf verschiedenen Abstraktionsebenen) hinweg den Algorithmus verifiziert. Schließlich sollen die ML-Algorithmen in das bestehende Multi-Rotor System integriert werden.

Vortragender:
Jan Cordes

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Raum/Zeit:
F02 (OFFIS) / 14:00

 

 

Vortrag 2:
Implementierung und Bewertung einer Time-Triggered MPSoC Architektur in einem FPGA

Abstract:
Zur Umsetzung von hoch-deterministischen, sicherheitskritischen eingebetteten Systemen hat es sich in anderen Bereichen bewährt, das Time-Triggered Model of Computation einzusetzen. Dieses Berechnungsmodell gibt exakte Zeitpunkte vor, an denen die Prozessoren ihre zugewiesenen Aufgaben berechnen. Zusätzlich werden allen Nachrichten, welche die Prozessoren untereinander austauschen, ein strikt definierter Sende- bzw. Empfangszeitpunkt zugeordnet. Aus diesen Zeiten setzt sich das statische Scheduling zusammen, welches in der Designphase des Systems bestimmt wird. Mit Hilfe eines solchen Berechnungsmodells ist es also möglich, ein hochdeterministisches System zu entwickeln. Im Rahmen dieser Bachelorarbeit soll eine solche Hardwarearchitektur implementiert werden. Hierbei soll die Kommunikation zwischen den Tiles und der Taskausführungsablauf nach einem deterministischen Zeitplan implementiert werden. Die Evaluation umfasst die Untersuchung einiger im Rahmen der Arbeit entwickelten Implementierungen auf das korrekte „Time Triggered“ Verhalten auf dem FPGA.

Vortragende:
Jan-Hendrik Bruns

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Raum/Zeit:
F02 (OFFIS) / Im Anschluss an Vortrag 1

01.11.2018

Titel:
Ausführungszeit und Power-Analyse von Scenario-aware Synchronous Dataflow Graphs auf FPGA basierten MPSoCs

Abstract:
Durch die immer weiter steigenden Anforderungen von Applikationen auf die System-Architektur steigt auch die benötigte energetische Leistung. Um die Nachteile der benötigten Leistung zu entkommen, werden Powermanager für das Managen von Ressources benutzt. In dieser Arbeit wird für ein Beispiel untersucht, ob das Model of Computation: "Finite State Machine - Scenario Aware Dataflow" für die Modellierung des Powermanagers geeignet ist.

Typ:
Abschlussvortrag Masterarbeit (deutschsprachig)

Vortragende:
Oliver Klemp

Raum/Zeit:
F02 (OFFIS) / 14:15

15.01.2019

Titel:
Entwicklung eines Verfahrens zur Integration einer Messinfrastruktur in verteilten, eingebetteten Systemen

Abstract:
Im Rahmen dieser Bachelorarbeit soll eine Methode zur Ableitung und Generierung einer Messinfrastruktur in einem verteilten System entwickelt werden. Ausgehend von einer modellbasierten Beschreibung der Zeitanforderungen sowie der Beschreibung der verteilten Systemarchitektur soll eine
Messinfrastruktur instanziiert werden, die eine Beobachtung der relevanten Ereignisse auf den jeweiligen Systemen durchführt und die Ereignisse für die Überprüfung zur Laufzeit auf einem System zur Online-Überwachung aggregiert.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Jokum Hermenau

Raum/Zeit:
F02 (OFFIS) / 14:15

29.01.2019

Titel:
Exploration von Online-Update Strategien für eingebettete Mikroprozessorsysteme

Abstract:
Im Rahmen dieser Arbeit sollen technische Möglichkeiten zur Realisierung von Online-Update Strategien für eingebettete Mikroprozessorsysteme exploriert und experimentell evaluiert werden. Den technischen Rahmen dieser Arbeit definiert dabei das Xilinx Zynq-7000 System-on-Chip, welches aus einem ARM-Cortex A9 Dual-Core-Prozessor und einem frei programmieren FPGA besteht. In dem freiprogrammierbaren FPGA soll ein Mikroprozessorsystem entstehen, welches aus dem ARM-System heraus programmiert und im laufenden Betrieb aktualisiert werden kann.

Typ:
Zwischenvortrag Masterarbeit (deutschsprachig)

Vortragende:
Patrick Uven

Raum/Zeit:
F02 (OFFIS) / 14:00

05.02.2019

Achtung: Raum hat sich geändert

Titel:
Zeitmessungs- und Kontrollblöcke für echtzeitkritische Bare-Metal C++ Applikationen

Abstract:
Im Rahmen der Arbeit soll C++ durch eine Bibliothek um ein Konzept für „Zeitmessungs- & Kontrollblöcke“ erweitert werden. Dabei können vom Softwareentwickler Blockannotationen im Quellcode durchgeführt werden, welche die erlaubte Zeitdauer des in diesem Block enthaltenen Codes spezifizieren und zur Laufzeit überprüfen. Zusätzlich soll es noch eine weitere Blockannotation geben, welche die Ausführungsdauer des enthaltenen Codes vorgibt. Diese Ausführungsdauer soll dabei selbstverständlich größer sein als die maximal benötigte Ausführungszeit für diesen Block (sichere obere Zeitschranke). Der Softwareentwickler soll dabei spezifizieren können, ob die angegebene Dauer exakt einzuhalten ist (und bis zum Ablauf der vorgegeben Zeit gewartet werden soll), oder ob die verbleibende Zeit an den direkt nachfolgenden Block (falls es einen gibt) weitergegeben werden kann.
Bei Auftritt einer Zeitverletzung soll eine vom Softwareentwickler frei definierbare Fehlerbehandlung durchgeführt werden können. Diese kann auch in Form einer Hardware Exception und anschließender Interrupt-Behandlung realisiert werden.

Typ:
Abschlussvortrag Masterarbeit (deutschsprachig)

Vortragende:
Friederike Bruns

Raum/Zeit:
I6-F01 (OFFIS) / 14:00

12.02.2019

Vortrag 1:

Titel:
Vergleich zwischen dem PULPino RISCY und dem Xilinx MicroBlaze Prozessor

Abstract:
Seit einigen Jahren dominieren kommerzielle Prozessoren den Markt für eingebettete Systeme. Hier sind insbesondere ARM, Atmel-AVR und andere RISC basierte kommerzielle Prozessorfamilien zu nennen. Mit der freien Verfügbarkeit einer Reihe unterschiedlicher RISC-V Instruktionssatz Implementierungen ist erstmals eine in Bezug auf kommerzielle Prozessoren für eingebettete Systeme vergleichbar performante Prozessorarchitektur frei verfügbar. Hier sei insbesondere das PULP-Projekt zu nennen, welches sich zum Ziel gesetzt hat unterschiedlich komplexe RISC-V Implementierungen anzubieten. Diese bestehen aus unterschiedlich komplexen Datenpfaden und internen parallelen Verarbeitungseinheiten (z.B. die Prozessorpipeline).
Die Prozessormodelle des PULP-Projektes können entweder zu Testzwecken oder auch zur Realisierung von Kleinserien oder zum Testen in einem FPGA realisiert werden. Im Rahmen dieser Arbeit soll ein Vergleich zwischen einem Prozessor des PULP-Projekts und einem Xilinx MicroBlaze Soft-Core Prozessor durchgeführt werden. Diese Arbeit soll zunächst aufgrund der Spezifikation eines Xilinx MicroBlaze Prozessors (laut Datenblatt) eine vergleichbare Prozessorvariante des PULP-Projekts auswählen. Nach dieser zu begründenden Auswahl erfolgt die Implementierung und der Vergleich beider Prozessorsysteme für das gleiche FPGA. Vergleichen werden sollen der Flächenverbrauch, die maximal erreichbare Taktfrequenz, sowie die Prozessorleitung bei der Ausführung von Softwarebenchmarks.

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Vortragender:
Daniel Ott

Vortrag 2:

Titel:
Multimodal learning in embedded systems

Abstract:
For the expected wave of omnipresent intelligent sensors in the contexts of I4.0, IoT and IoE, OFFIS wants to asses deep learning topologies, efficiently running under the limitations of recent low power embedded systems and simultaneously processing various different sensor classes. In this context, different domain-specific preprocessing steps leading to a low-dimensional input per sensor, being fed into a small, thus efficient neural network are assesed. By precomputing the signals before entering the neural network, running on an embedded CPU, a lightweight, yet powerful embedded AI system for object recognition is set up.

Typ:
Abschlussvortrag Masterarbeit (deutschsprachig)

Vortragende:
Christin Poloczek

Raum/Zeit:
I6 F01 (OFFIS) / 14:00

05.03.2019

Titel:
Automatisierter Entwurf von Betriebsarten für Time-of-Flight Tiefenbildsensoren

Abstract:
Time-of-flight Sensoren bilden eine wichtige Klasse der 3D Sensoren, die aufgrund ihres Messprinzips eine kostengünstige und dennoch schnelle Tiefenkartierung eines Raumes ermöglichen. Herkömmliche TOF Sensoren sind allerdings Aufgrund ihrer Betriebsart auf einen ebestimmten Tiefenbereich eingeschränkt und mit einem unvermeidbaren Tiefenrauschen auch in der Messgenauigkeit eingeschränkt. In dieser Masterarbeit wurde eine Bewertungsmethode für verbesserte Betriebsarten für TOF Sensoren entwickelt und mithilfe dieser Methdode verschiedene mögliche Betriebsarten hinsichtlich Tiefenbereich und Messgenauigkeit bewertet.

Typ:
Abschlussvortrag Master

Vortragender:
Lisa Ripke

Raum/Zeit:
F02 (OFFIS) / 14:00

07.03.2019

Titel:
Legacy Software Migration based on Timing aware Real-Time Execution Environments

Abstract:
The fast evolution of embedded systems market is generating interest on improved embedded microprocessor technologies. As a consequence, the obsolescence period for the underlying hardware is being shortened. As this happens, software designed for those platforms, that might be functionally correct and validated code, may be lost in the architecture and peripheral change. As embedded systems usually have real-time computing constraints, the legacy code retargeting issue directly affects real-time systems. When it comes to legacy code migration, binary translation appears to be a standard approach. However, when dealing with real-time legacy code, not just the functional properties, but also the timing behaviour has to be preserved. In the direction to solve this problem, the overall goal of this research line is to enhance the latest low-overhead machine-adaptable dynamic/static binary translation tool with the ability to preserve the timing behaviour on the translated binary.

Typ:
D&D2

Vortragender:
Irune Yarza

Raum/Zeit:
F02 (OFFIS) / 14:00

26.03.2019

Vortrag 1:
Entwicklung eines Verfahrens zur Integration einer Messinfrastruktur in verteilten, eingebetteten Systemen

Abstract:
Im Rahmen dieser Bachelorarbeit soll eine Methode zur Ableitung und Generierung einer Messinfrastruktur in einem verteilten System entwickelt werden. Ausgehend von einer modellbasierten Beschreibung der Zeitanforderungen sowie der Beschreibung der verteilten Systemarchitektur soll eine Messinfrastruktur instanziiert werden, die eine Beobachtung der relevanten Ereignisse auf den jeweiligen Systemen durchführt und die Ereignisse für die Überprüfung zur Laufzeit auf einem System zur Online-Überwachung aggregiert.

Typ:
Abschlussvortrag Bachelorarbeit (deutschsprachig)

Vortragender:
Jokum Hermenau

 

Vortrag 2:
Abstracting NBTI Aging Models

Abstract:
Microelectronic components for ICT-Systems experience increasing aging stress due to Negative Bias Temperature Instability (NBTI). NBTI leads to a threshold voltage degradation which results in larger signal delays after some years of usage. Thus timing constraints, defined by the system specification, may be violated in field, leading to malfunction of ICT-components. NBTI is caused by imperfections in the gate oxide of PMOS-transistors. The state-of-the-art explanation of NBTI is given by the four-state-trap model, which describes aging as charge trapping under negative bias stress. With NBTI being recoverable and heavily depending on the stress history, it is very difficult to take aging into account during design time. The aim of this work is to provide an abstract description of the occupation state of trap-ensembles of a single PMOS-transistor in the first step. The idea is to obtain the collective trap-states of a single transistor under varying stress conditions without the need to simulate all traps over time. The abstraction relies on the ideas CET-Maps and the Phase Space Model. At the end of the simulation the occupation state for all traps shall be estimated. Thus the threshold voltage degradation can be obtained.

Typ:
SCARE Vortrag

Vortragender:
Stephan Adolf

Raum/Zeit:
F02 / 14:00 s.t.!

01.04.2019

Titel:
Projektgruppe EmBrAAC - Review 2

Abstract:
In der Zukunft sollen Fahrzeuge autonom fahren können, um die Sicherheit, Effizienz und den Komfort im Straßenverkehr zu erhöhen. Autonomes Fahren ist dabei schon längst ein relevantes Thema in der Forschung und der Industrie. Um die Sicherheit jedoch zu erhöhen, müssen die Assistenzsysteme bei unvorhergesehenen Ereignissen zuverlässig reagieren können. Dabei stellen sich einige Herausforderungen. An dieser Stelle knüpft das Ziel dieser Projektgruppe EmBrAAC (A Correct-by-Construction Emergency Breaking Assistent for Fully Autonomous Cars) an. Mit einem zur F1/10th Challenge ähnlichem autonomen Fahrzeug und einer Vielzahl an Sensoren soll ein Notbrems- und Ausweichassistent unter Verwendung der Correct-By-Construction Design Methodik entwickelt werden. Welche Techniken und Technologien verwendet werden oder aber auch was die Correct-By-Construction Design Methodik ist, wird in den entsprechenden Unterseiten vorgestellt.

Weitere Informationen:
Website der Projektgruppe

Typ:
Öffentliches Review zur Halbzeit

Raum/Zeit:
F02 (OFFIS) / 10:00

02.04.2019

Titel:
Implementation und Evaluation einer Industriesteuerung mit IEC 61499 auf Embedded-Hardware

Abstract:
Die Nachfrage an eingebetteten Systemen wird im Rahmen der Industrialisierung immer größer. Speziell die vierte industrielle Revolution, auch bekannt als Industrie 4.0, setzt neue Anforderungen wie die Entwicklung verteilter eingebetteter Systeme. Die Entwicklung flexibler Produktion und intelligenter Vernetzung von Industriekomponenten steht im Vordergrund. Die Plattform FAVIA soll eine Basis für die Entwicklung von Industrieanlagen im Kontext von Industrie 4.0 schaffen. Diese Thesis behandelt die Eignungsprüfung der Plattform FAVIA für den Aspekt der zeitlichen Vorhersagbarkeit. Dazu wird ein Industriesteuerungssystem im Rahmen von FAVIA entwickelt. Die zeitliche Evaluation dieses Systems soll die notwendige Aussagekraft zur Beantwortung der zeitlichen Vorhersagbarkeit dieser Plattform erbringen.

Typ:
Abschlussvortrag (deutschsprachig)

Vortragende:
Alexander Camu

Raum/Zeit:
F02 (OFFIS) / 14:00

09.04.2019

Titel:
Design Space Exploration auf Basis von Ausführungs- und Verlustleistungsmessungen

Abstract:
Bei der Entwicklung heutiger eingebetteter Systeme spielt neben der Ausführungszeit einer Anwendung auch ihre Verlustleistung eine entscheidende Rolle. Deshalb ist es wichtig verschiedene Implementierungen eines Systems frühzeitig charakterisieren und somit bewerten zu können. Im Rahmen dieser Bachelorarbeit werden Datenfluss-basierte Anwendungen auf Multiprocessor-on-Chip Architekturen analysiert. Hierbei werden die Ausführungszeiten und die Verlustleistung der Implementierungen ermittelt. Darauf basierend wird eine Design Space Exploration durchgeführt.

Typ:
Bachelor - Zwischenvortrag

Vortragende:
Björn Wachtendorf

Raum/Zeit:
F02 (OFFIS) / 14:00

12.04.2019

Titel:
Entwicklung einer Bewertungsmethodik für Langzeit-autonome Systeme mit heterogener Hardware-Plattform in Bezug auf ihre Alterung

Abstract:
Zukünftige Systeme werden auch über ihren intendierten Nutzungszeitraum hinaus genutzt werden. Vor allem solche, die vom Menschen nicht direkt gewartet werden können, wie zum Beispiel Weltraumsonden, die tief im All operieren oder autarke drahtlose Sensornetzwerke. Diese sogenannten Langzeit-autonomen Systeme (LAS) stellen die Entwickler vor diverse Herausforderungen. Unter anderem führen nanoelektrische Degradationseffekte bei einer langen Nutzung zu einer Verlangsamung der Schaltgeschwindigkeit der Transistoren. Dieser Effekt ist abhängig von den Umgebungstemperaturen und der Auslastung der Systeme. Die daraus resultierenden zeitlichen Auswirkungen auf LAS und die Bewertung geeigneter Adaptionsmaßnahmen werden im Rahmen einer Echtzeitanalyse untersucht. Hierbei liegt der Fokus auf datenflussbasierten Anwendungen auf heterogenen Multiprocessor-on-Chip Systemen (MPSoC).

Typ:
D+D1

Vortragende:
Henning Schlender

Raum/Zeit:
E02 + E03 (OFFIS) / 10:00

23.04.2019

Titel:
Untersuchung von Zeiteigenschaften der Industrie 4.0-Plattform FAVIA bei Nutzung von Hardware-Parallelität

Abstract:
Im Rahmen des niedersächsischen Projekts IKIMUNI wird eine Referenzplattform für Industriesteuerungen („FAVIA”) entworfen, die eine Kombination von Referenz-Software und -Hardware umfasst. Dabei besteht die Hardware aus kompakten und energiesparenden Embedded-Plattformen mit begrenzter Rechenleistung. Es soll jedoch möglich sein, komplexere Datenverarbeitung auf Multicore-Boards durchzuführen ohne die zeitliche Vorhersagbarkeit latenz-sensitiver Steuerfunktionen zu beeinflussen. Diese Arbeit zielt darauf ab, diesen Einfluss genauer zu untersuchen. Dazu wird ein Steuerungssystem mit komplexer Datenverarbeitung und latenz-sensitiven Steuerfunktionen im Rahmen von FAVIA, mit zwei verschiedenen Implementierungsstrategien entwickelt. Durch eine Evaluation der zeitlichen Vorhersagbarkeit dieser soll gezeigt werden, welche Strategie besser geeignet ist.

Typ:
Bachelor - Abschlussvortrag

Vortragende:
Tobias Oeckermann

Raum/Zeit:
F02 (OFFIS) / 14:00

03.07.19

Titel:
Functional Test Environment for Time-Triggered Control Systems in Complex MPSoCs

Abstract:
Many safety-critical and especially mixed-criticality computer systems are
realized as a time-triggered (TT) system. Such systems execute one or more tasks
according to a pre-determined scheduling. For the integration of functionality on
such a TT MPSoC, not only the timing, but also the interplay of functional
behavior and timing, needs to be validated.

In this work we are proposing an new modeling and test environment for
TT systems. Our proposed modeling framework supports to capture the
TT system configuration, performs consistency checks and generates a fast
executable simulation model. In the past, functional integration testing
has been performed on a prototyping  board, sometimes in a Hardware-in-the-Loop
(HIL) configuration to support testing
against a complex environment model. Compared to a simulation model, a HIL setup
requires high effort, has a comparable low observability and is more difficult to
debug. For this reason we propose the GALI (Globally Accurate, Locally Inaccurate)
simulation model that combines an instruction accurate simulation engine with a
global time-triggered scheduler. Thus combining the low-level view on the implemented
system with very good testability and debuggability.

This way our proposed TT-ME platform provides modeling and testing support for TT
systems to accelerate the design and implementation of future TT systems.
We evaluate our presented approach on a safety-relevant multirotor system.

Typ:
D&D2

Vortragende:
Razi Seyyedi

Raum/Zeit:
F02 (OFFIS) / 14:00

06.08.19

Titel:
Code Optimization with Variable Grouping in Memory Constrained Embedded Systems

Abstract:
Das Optimieren von Flash Speichern auf Microcontrollern im Automotive
Bereich ist durch den hohen Kostendruck und vermehrten Anforderungen von
OEMs ein wichtiges Thema. Optimierungen auf den entsprechenden
Speicherbausteinen oder dem gesamten System ermöglichen es, diesem Druck
entgegenzuwirken. Insbesondere Code für Zugriffe auf Variablen nimmt
einen großen Teil des Flash-Speichers in Anspruch. Da bestehende
Optimierungen für Adressierungsmethoden von Variablen ausgeschöpft sind,
gilt es mit dieser Arbeit ein Konzept zu entwerfen, welches die
vorhandenen Methoden und deren Limitierungen übertrifft.

Im Rahmen dieser Arbeit soll ein Optimierungsalgorithmus zur Reduktion
des Flash-Verbrauchs konzeptioniert, implementiert und evaluiert
werden. Ziel ist, Variablen eines Multicore Systems durch Clustering zu
Gruppen zusammenzufassen und dadurch den benötigten Code für Zugriffe
auf die Variablen zu optimieren. Zur Evaluierung des Konzepts soll ein
modellbasierter Ansatz gewählt werden, der mit Hilfe von Programmständen
aus der Praxis ausgewertet werden soll. Dabei geht es darum, durch
Kostenfunktionen und den Daten des Programmstandes Aussagen über den
aktuellen, den potentiellen und den durch den Algorithmus eingesparten
Flash-Verbrauch zu treffen.

Des Weiteren soll das entwickelte Konzept Grundlage für eine
Code-Transformation mit clang(LLVM) sein. Hier sollen die C-Files eines
Programmstandes mit den durch den Algorithmus festgestellten Gruppen
editiert werden. Anschließend ist es Aufgabe, die entsprechenden
Compile-Schritte durchzuführen und zu überprüfen, ob der Compiler die im
Model vorhergesagten Einsparungen umsetzen kann.

Typ:
Master Zwischenvortrag

Vortragende:
Patrick Schuster

Raum/Zeit:
F02 (OFFIS) / 14:00 s.t.!

13.08.19

Titel:
Ermittlung einer zum gezielten erhitzen von Mikrocontrollern geeigneten Regelung

Abstract:
In großen Industriemaschinen werden zur Überwachung immer öfters Sensorknoten eingesetzt. Diese sind teils stark unterschiedlichen Temperaturen ausgesetzt und können sich an schwer zugänglichen Orten innerhalb einer Maschine befinden und müssen somit per Batterie betrieben werden oder eine andere Energiequelle besitzen. Es wird angenommen, dass die Anwendung und die Temperatur Einfluss auf den Energieverbrauch des Sensors haben. Allerdings unterliegen diese Sensoren engen Anforderungen an den Energieverbrauch. Bisher existieren für Microcontroller die hierfür eingesetzt werden allerdings nur vage Abschätzungen über den Energieverbrauch ohne Berücksichtigung der Temperatur oder die Anwendung. Um überprüfen zu zu können, wie genau sich die Temperatur auf den Energieverbrauch auswirkt, wird zunächst eine geeignete Regelung benötigt, um den Mircocontroller auf einer Zieltemperatur zu halten.

Typ:
Zwischenvortrag Bachelorarbeit (deutschsprachig)

Vortragende:
Sven Meinders

Raum/Zeit:
F02 (OFFIS) / 14:15 s.t.!

27.08.19

Titel:
Automatisierte Ausführungszeitmessung von SDF-Anwendungen

Abstract:
In vielen Anwendungsbereichen wie Steuerungs-, Regelungs-, Signalverarbeitungs- und Überwachungssystemen gibt es zeitkritische Anforderungen. Die Korrektheit dieser Systeme hängt nicht nur von dem richtigen Ergebnis ab, sondern auch davon, ob es rechtzeitig (in Echtzeit) geliefert wird. Aus diesem Grund ist es bei solchen Sy- stemen von großer Bedeutung eine Ausführungszeitanalyse durchzuführen. Für die Entwicklung geeigneter Analyse-Methoden ist die Bereitstellung geeigneter Testsy- steme, bestehend aus Software-Anwendungen und Hardware-Plattformen essentiell.
Im Rahmen dieser Bachelorarbeit sollte eine vorhandene Messinfrastruktur erweitert und damit teilautomatisiert werden. Bestandteil der Betrachtung sind Datenfluss-basierte Anwendungen und Multiprozessor-Systeme.

Typ:
Abschlussvortrag Bachelor deutsch

Vortragende:
Björn Wachtendorf

Raum/Zeit:
F02 (OFFIS) / 14:00 s.t.!

03.09.19

Titel:
Capturing Machine Learning Algorithms as Synchronous Dataflow Graphs

Abstract:
In den letzten Jahren erlebt die Anwendung maschinellen Lernens (ML) eine immer stärkere Bedeutung und Verbreitung, z. B. in immer neuen Suchmaschinen und Sprachassistenten oder auch im autonomen Fahren. Seit kurzem wird auch die Anwendung in eingebetteten Systemen betrachtet, beispielsweise bei der Datenvoranalyse am ATLAS-Teilchendetektor des CERN.
 
Aktuelle ML-Frameworks fokussieren sich auf die Implementierung von ML auf CPU-basierten Rechnersystemen oder auf der Synthese spezieller Hardwarearchitekturen für ML. Eine System-Level Design (SLD) Methodik, welche die Synthese verschiedener ML Algorithmen für heterogene MPSoCs unterstützen kann, wurde bisher nicht genug Aufmerksamkeit in der Forschung geschenkt. Voraussetzung für einen derartigen Designprozess ist die Erfassung solcher Algorithmen in einem einheitlich definierten Berechnungsmodell (MoC: Model of Computation).
 
In dieser Arbeit, wird eine Übersetzung von gängige ML-Algorithmen (hier Entscheidungsbäume, Random Forests und Neuronale Netze) in Synchrone Datenfluss-Graphen (SDFGs) vorgestellt, als eine Möglichkeit, den System-Level Design-Prozess zu ermöglichen. SDFGs erlauben, einen festen Ablaufplan für die Ausführung von Tasks auf einem bestimmten Prozessor zu erstellen, wodurch notwendige Puffergrößen verlässlich berechnet werden können. Zudem erlauben sie eine Prüfung auf Deadlocks und Endlosschleifen sowie eine kompositionelle  Ausführungszeitanalyse für Echtzeit-Anwendungen und sind somit für eingebettete Systeme sehr vorteilhaft, da sie nur begrenzte Ressourcen zur Verfügung und hohe Echtzeit-Anforderungen zu erfüllen haben.
 
Neben der Korrektheit der Übersetzung sollen ebenso die Grenzen ihrer Anwendbarkeit und Verluste/Kosten, die mit ihr einhergehen, betrachtet und evaluiert werden.

Typ:
Bachelor Zwischenvortrag

Vortragende:
Daniel Lünemann

Raum/Zeit:
D21 (OFFIS) / 14:00 s.t.!

17.09.19

Titel:
Coherent Treatment of Time in the Development of ADAS/AD Systems: Design Approach and Demonstration

Abstract:
"The application of digital control in the automotive domain
clearly follows an evolution with increasing complexity of both
covered functions and their interaction. Advanced Driver As-
sistance Systems (ADAS) and Automated Driving Functions
(AD) comprise modular interacting software components that
typically build upon a layered architecture. As these compo-
nents are generally developed by different teams, using differ-
ent tools for different functional purposes and building upon
different models of computation, an integration of all compo-
nents guaranteeing the satisfaction of all requirements calls for
coherent handling of timing properties.
We propose an approach addressing this major challenge, which
consists of four design paradigms. A compositional semantic
framework – based on a notion of components, their interfaces
and their interaction – provides the common ground. Equipped
with well-defined semantics allowing to express specifications
in terms of contracts, and together with also well-defined oper-
ations (such as decomposition and refinement), the framework
gives means to all typical design steps in the considered appli-
cation domain. The second paradigm consists of a carefully se-
lected set of contract specification patterns covering a multitude
of relevant timing phenomena. The third paradigm concerns the
embedding of different models of computation into the frame-
work, lifting them into a common semantic domain. The fourth
design paradigm provides for integrating models of computa-
tion by means of interaction components. All those paradigms
are well-known in academia or industrial practice. Although we
have extended them where needed in order to fit the particular
needs of ADAS/AD design, it is foremost their interplay which
is the novelty of our approach.
The application of the approach is exemplified by an industrial-
motivated case study of an emergency stop system. In the
course of this demonstration we show that coherent treatment
of time and timing effects in ADAS/AD design is indeed possi-
ble and can be integrated in typical industrial processes.
"
-- Ehmen, G., Grüttner, K., Koopmann, B., Poppen, F., Reinkemeier, P., & Stierand, I. (2018). Coherent Treatment of Time in the Development of ADAS/AD Systems: Design Approach and Demonstration (No. 2018-01-0592). SAE Technical Paper.

Typ:
Forschungsergebnisse

Vortragende:
Frank Poppen

Raum/Zeit:
O100 (OFFIS) / 14:30 s.t.!

24.09.19

Titel:
Erweiterung eins MPSoC Systemmodells um Softwareseitige Datenabhängigkeiten und Implementierung in SystemC

Abstract:
folgt

Typ:
Master Abschlussvortrag

Vortragende:
Alexander van Düllen

Raum/Zeit:
F02 (OFFIS) / 14:30 s.t.!

Webmast98er (henning.schlenderh11@uolmyuku.desk) (Stand: 01.10.2019)